[发明专利]一种动态可配置的指令访问加速器

权利要求书

1.一种动态可配置指令加速器，包括高速缓存总线接口、内部总线接口、控制逻辑、指令访问统计预测单元和至少一个可配置的指令缓冲区，其中高速缓存总线接口和CPU处理器对接，内部总线接口和外部存储器控制器对接，相互连接的控制逻辑、指令访问统计预测单元和可配置的指令缓冲区分别连接于高速缓存总线接口和内部总线接口之间，其特征在于：

所述控制逻辑用于根据CPU处理器中高速缓存不命中时，依内部总线特点，向外部存储器控制器发出一定数目字节的指令，存储在内部可配置的指令缓冲区，同时向CPU处理器的高速缓存返回一行的指令。

2.根据权利要求1所述的一种动态可配置指令加速器，其特征在于：

所述控制逻辑根据不同应用情况、内部总线特征和外部存储器控制器的接口特点，调整内部指令缓冲区大小。

3.根据权利要求1所述的一种动态可配置指令加速器，其特征在于：

所述指令缓冲区既可作为高速缓存的补充，用以减少高速缓存不命中情况下的访问时间，在没有高速缓存时也能充当一个小的高速缓存。

4.根据权利要求1所述的动态可配置指令加速器，其特征在于：

所述内部总线接口是指通用的总线接口，而不具体限定于某个特定的总线接口。

5.根据权利要求3所述的动态可配置指令加速器，其特征在于：

所述指令缓冲区由寄存器堆构成，其容量大于或等于一个高速缓存行的大小。

6.一种指令加速预取方法，其特征在于：

该方法包括以下步骤：

(1)接收到处理器高速缓存行不命中的控制信息后，控制逻辑依系统总线和外部存储器控制器的特点，向外部存储器控制器发送读取一个指令缓冲区的控制信息，并通过一次读取操作读取一个指令缓冲区的指令；

(2)将所述一个指令缓冲区的指令存储到指令缓冲区；

(3)将所述高速缓存行的指令传输到高速缓存。