[发明专利]测量信号传输结构的频率相关电容的方法及其电路

说明书

技术领域

本发明一般而言涉及集成电路中的参数测量技术，更具体而言，涉及片上测试结构以及测量半导体器件中的接触和过孔寄生电容的相应方法。

背景技术

随着集成电路的密度增加，器件特征尺寸缩小到极深亚微米范围(小于0.25微米)。这里，由来自电路中的导电路径的寄生电阻和电容导致的器件间的互连延迟(或“连线延迟(net delay)”)开始支配集成电路(IC)中的总时间延迟。在用先进技术制造的IC中，接触和过孔电容占总互连延迟的比例显著增加，这是因为接触-到-栅极电极间隔减小且接触和过孔密度增加。具体而言，硅通孔(TSV)为在硅芯片的水平层之间垂直地承载信号的导电结构。TSV具有随频率显著变化的电容，这主要归因于TSV-体硅相互作用。当前，难以测量与接触和TSV相关联的寄生电容。

常规地，进行台架测试(bench test)来测量频率相关电容(frequencydependent capacitance)。然而，这样的技术具有吞吐量受限制的缺点且需要专门的测试设备。例如，使用电容性负载梳状结构来测量耦合电容，但这些测试难以在在线测试机上进行，且不能扩展到确定频率相关性。另一技术为测量加载的和无载的PSRO(性能扫描环振荡器(performancescan-ring oscillator))并通过测得的差异而得出频率相关性估计。类似地，该技术具有许多误差源，并且需要变化长度的多个加载的PSRO以推断频率相关性。第三种现有技术为使用基于电荷的串扰技术以隔离并测量单独的DUT(被测器件)电容或者参数分布的一阶矩和二阶矩。在实践中，难以实现大于1GHz的阵列切换频率，这限制了该技术在高频率下提取有用信息的能力。因此，常规技术并不适用于进行频率相关电容测量的在线测试。

需要可以提取随频率变化的TSV电容的测量结果的新的测试结构，由此提供对在高频率下半导体器件性能的了解。

发明内容

提供了一种电路，其用于测量集成电路器件上的信号传输结构的频率相关电容，尤其用于测量TSV结构但也可以测量其他结构。所述电路包括多个PSRO(性能扫描环振荡器)级，每一个性能扫描环振荡器级具有输入选择级电路、信号延迟电路以及驱动器级电路。所述驱动器级向两个负载提供电流，其中一个负载包含将要测量的电容，而另一个负载包含用于计算(account for)测量中的寄生电容的去嵌入电路(de-embeddingcircuit)。

所述信号延迟电路优选包括PFET控制端子和NFET控制端子以及至少一个延迟元件，所述信号延迟电路操作用于将所述信号施加到所述PFET和NFET控制端子以使它们不同时为高。通过所述NFET和PFET控制端子控制所述驱动器。第一驱动器的输出被并联连接到第一可变电阻器和PSRO级输出端子，所述第一可变电阻器被串联连接到第一测量电容，所述第一测量电容包括第一寄生电容部分和第二目标电容部分。第二驱动器的输出被连接到第二可变电阻器，所述第二可变电阻器被串联连接到第二测量电容，所述第二测量电容包括寄生电容部分。

所述PSRO级被串联连接，其中其PSRO级输出端子被连接到串中的随后的PSRO级电路的第一输入端子。优选地，使能信号(enable signal)被连接到第一PSRO级的所述第一输入端子。振荡控制信号被连接到每一个PSRO级的第二输入端子。包括电流测量电路，其操作用于测量每一个PSRO级的所述第一和第二驱动器中的电流。所述PSRO级还可以被配置为以平均测量模式测量多个DUT的平均电容，其中在每一个PSRO级上测量一个。

在一些实施例中，所述延迟电路中的延迟元件包括第一延迟元件，所述第一延迟元件将延迟电路输入连接到所述PFET控制端子且并联连接到第二延迟元件的输入，所述第二延迟元件输出被耦合到所述NFET控制端子。所述第二延迟元件可以连接到AND门的第一输入，所述AND门的第二输入可以连接到所述延迟电路输入，并且所述AND门的输出连接到所述NFET控制端子。在所述PSRO级中的各种传输门操作用于以不同的模式配置所述PSRO级。优选地，每一个PSRO级适于被独立地操作以测量与每一个级相关联的各传输结构的电容值。