[发明专利]半导体装置的制造方法

说明书

技术领域

本发明涉及一种半导体工艺，特别涉及一种具有金属栅极的半导体装置的制造方法。

背景技术

半导体集成电路(integrated circuit，IC)工业历经了快速的成长。在IC材料与设计的技术进展造就了各个IC世代，每一世代的电路都比前世代来得更小更为复杂。然而，这些进展却增加IC制造及加工的复杂度，而因应这些进展，IC制造及加工需要类似的演进。

在IC进展课题中，功能密度(即，单位晶片面积的内连装置数量)普遍增加，而几何尺寸(即，所使用的工艺能形成的最小部件(或线))则下降。上述尺寸微缩工艺因生产效率的增加及成本的降低而有所助益。而降低尺寸比例产生相对较高的功率消耗(power dissipation)值，其可借由低功耗装置的使用而获得解决，例如互补式金属氧化物半导体(complementarymetal-oxide-semiconductor，CMOS)装置。CMOS装置通常具有栅极氧化层及多晶硅栅极电极。而当特征尺寸(feature size)持续下降时，这些装置的制造希望能以高介电常数(high-k)材料取代栅极氧化层，且以金属材料取代多晶硅栅极电极，以改善装置效能。然而，当整合高介电常数材料/金属栅极特征于CMOS工艺时会因为于各种因素而引起一些问题，例如使用于多晶硅栅极取代(replaced polysilicon gate，RPG)(Lg～25.5nm)的栅极沟槽宽度变得非常窄(例如，NMOS小于10nm，而PMOS小于2nm)。上述窄沟槽具有一架桥跨越沟槽上半部。换句话说，用于润湿(wetting)栅极金属填充(例如，铝金属填充)的空间非常窄小。因此，架桥会造成栅极金属填充在填入沟槽之后，使金属具有孔洞。

因此，需要改进栅极金属填充及其制造方法。

发明内容

为克服上述现有技术的缺陷，本发明提供一种半导体装置的制造方法。在一实施例中，一种半导体装置的制造方法，包括提供一半导体基底及在半导体基底上方形成一栅极结构。栅极结构包括一第一间隙壁及与第一件隙壁隔开的一第二间隙壁。栅极结构也包括位于第一间隙壁及第二间隙壁之间的一牺牲栅极。此方法也包括自栅极结构局部去除牺牲栅极，以形成一未完整沟槽。另外，此方法也包括局部去除邻接于未完整沟槽的第一间隙壁及第二间隙壁，以形成未完整沟槽的一扩宽部。再者，此方法也包括自栅极结构去除牺牲栅极的一剩余部，以形成一完整沟槽。接着在完整沟槽内形成一高介电常数材料层以及一金属栅极。

在另一实施例中，一种半导体装置的制造方法，包括提供一半导体基底及在半导体基底上方形成一绝缘层。此方法也包括在绝缘层上方形成一第一间隙壁、在绝缘层上方形成与第一间隙壁隔开的一第二间隙壁、及在第一间隙壁及第二间隙壁之间形成一牺牲栅极。此方法更包括局部去除第一间隙壁及第二间隙壁，以在第一间隙壁及第二间隙壁之间形成一扩宽区域。另外，此方法也包括去除牺牲栅极，以形成一沟槽以及在沟槽内形成一金属栅极。

又另一实施例中，提供一种半导体装置的制造方法，包括提供一基底，具有一第一区及一第二区。此方法也包括在第一区上方形成一第一栅极结构，且在第二区上方形成一第二栅极结构。第一栅极结构包括一第一间隙壁、一第二间隙壁、以及一第一牺牲栅极，且第二栅极结构包括一第三间隙壁、一第四间隙壁、以及一第二牺牲栅极。此方法更包括自第一栅极结构局部去除第一牺牲栅极，以形成一第一未完整沟槽。另外，此方法也包括自第二栅极结构局部去除第二牺牲栅极，以形成一第二未完整沟槽。再者，此方法包括局部去除第一间隙壁及第二间隙壁，以形成第一未完整沟槽的一扩宽部，且局部去除该第三间隙壁及该第四间隙壁，以形成该第二未完整沟槽的一扩宽部。另外，此方法包括去除第一及第二牺牲栅极的剩余部，以形成一第一完整沟槽及一第二完整沟槽。再者，此方法包括在第一及第二完整沟槽内分别形成一高介电常数材料层以及在第一及第二完整沟槽内分别形成一金属栅极。

本文所揭示的方法提供一种简单且节省成本的方法，以在借由使用牺牲介电层在后栅极工艺中形成高介电常数的栅极介电层。在另一范例中，本文所揭示的方法提供一种具有较少孔隙的填洞金属，此乃由于栅极填入于一较大的开口中。再者，本文所揭示的方法提供一种简单且节省成本的方法，以在后栅极工艺中形成对于nFET装置及pFET装置而言具有适当功函数的金属栅极。再者，本文所揭示的方法及装置可轻易地整合于现行的CMOS工艺及半导体工艺设备中。

附图说明

图1是根据本说明书各个形态所示出具有金属栅极的半导体装置制造方法流程图。