[发明专利]静电放电结构及其制造方法

说明书

技术领域

本发明一般地涉及静电放电(ESD)结构及其制造方法，更具体地，涉及具有与晶片通孔结构的连接的ESD结构及其制造方法。

背景技术

静电放电(ESD)事件是半导体器件中的常见问题。例如，集成电路封装的一个或多个引脚的ESD事件可损伤或破坏半导体器件。更具体地，与ESD相关的失效呈现为多种方式，例如，结泄露、短路或烧毁；电介质开裂；电阻器-金属界面开裂；以及电阻器/金属熔化，等等。例如，这些失效在诸如具有薄栅极氧化物的MOS器件的敏感器件中尤其如此。

在集成电路中存在三种主要的ESD模型。这些模型包括人体模型(HBM)、充电器件模型(CDM)和机器模型(MM)。HBM模拟当带正电势或负电势的人接触处于不同电势的集成电路时的ESD事件。另一方面，CDM模拟当器件充电至特定电势且与处于不同电势的导电表面接触时发生的ESD事件。MM模拟当设备或工具的一部分与处于不同电势的器件接触时发生的ESD事件。

为了防止ESD发生，将ESD器件与半导体器件一起形成且连接到这些半导体器件，以保护器件。这些ESD器件用于吸收静电放电且使其接地，以避免损伤或破坏半导体器件。然而，ESD器件典型地是非常大的器件，其利用芯片上的宝贵空间。在当前技术中，特别是在90nm和更低的节点，由于这样的芯片空间非常珍贵，这带来问题。并且，已知的ESD器件在ESD事件期间由于薄的下穿式连接(underpass connection)而具有失效的倾向。

因此，在现有技术中存在克服上述缺点和限制的需要。

发明内容

在本发明的第一方面中，一种结构包括串联且电连接到晶片通孔的静电放电(ESD)网络。

在本发明的另一方面中，一种ESD电路包括接合衬垫和位于所述接合衬垫之下的ESD网络。所述ESD电路还包括晶片通孔结构，所述晶片通孔结构直接串联电连接到所述ESD网络且还电连接到VSS。

在本发明的又一方面中，一种制造ESD网络的方法包括：在级间电介质层上方形成接合衬垫；在所述级间电介质层中形成在所述接合衬垫下方具有电感线圈的ESD元件；以及通过光刻、蚀刻和沉积工艺，形成通孔结构。所述通孔结构被电连接到所述电感线圈。

在本发明的另一方面中，提供一种在机器可读介质中有形地体现的设计结构，其用于设计、制造、或测试集成电路。所述设计结构包括本发明的方法步骤和/或结构。

附图说明

在下面的通过本发明的示例性实施例参考所述多个附图进行的详细描述中，对本发明进行说明。

图1-3示出根据本发明的各方面的电路图；

图4-7示出根据本发明的各方面的结构；以及

图8是在半导体设计、制造和/或测试中使用的设计过程的流程图。

具体实施方式

本发明一般地涉及静电放电(ESD)结构及其制造方法，更具体地，涉及具有与晶片通孔结构的连接的ESD结构及其制造方法。有利地，本发明提供一种面积小、电阻低的电感旁路ESD网络，其使用例如在接合衬垫下方的结构，该接合衬垫通过晶片通孔结构而被直接连接到衬底。

在更具体的实施例中，该ESD网络包括ESD电感器，该电感器通过晶片通孔结构而被连接到衬底。在实施例中，ESD电感器可以为电感线圈，该电感线圈被连接到晶片通孔结构以提供对地的低电阻路径。在实施例中，对于诸如RF ESD应用的应用，该电感线圈提供低电流密度和低电阻路径。在另外的实施例中，在晶片接合衬垫下方提供ESD结构，这消除了使用附加的宝贵的芯片空间的必要。在更另外的实施例中，该ESD结构包括电感器屏蔽结构使周围区域与可从ESD电感器结构产生的涡电流隔离。

图1示出根据本发明的一方面的电路图。更具体地，图1示出具有ESD器件12(也称为ESD网络)的结构10，该ESD器件12通过晶片通孔结构14而被串联电连接到VSS(接地)。ESD器件还被串联电连接到VDD(例如，电力轨(power rail))，在实施例中，ESD器件12可以为例如MOSFET、二极管、或一连串二极管。晶片通孔14可以是晶片硅通孔结构。结构10还包括受到ESD器件12保护的电路18(例如，硅电路)。

本领域技术人员应认识到，ESD器件12被设置为基本上平行于衬底，且位于接合衬垫16下方。因此，与常规电路相比，现在利用在接合衬垫16下方的区域，从而更有效地使用可用空间。这样，ESD器件12是用于ESD事件的电流分配的背侧电学膜。