[发明专利]集成电路结构

说明书

技术领域

本发明涉及集成电路结构，特别涉及包含III-V族化合物半导体的晶体管及其制造方法。

背景技术

金属-氧化物-半导体(MOS)晶体管的速度与MOS晶体管的驱动电流之间有密切的关联性，而MOS晶体管的驱动电流又与电荷的移动率又有密切的关联性。例如，当电子移动率在通道区域高时，则NMOS晶体管具有高的驱动电流，然而当空穴移动率在通道区域高时，则PMOS晶体管具有高的驱动电流。

由III族和V族元素所构成的化合物半导体材料(通称为III-V族化合物半导体)因为具有高电子移动率，因此可做为良好的候选材料，以形成NMOS晶体管。因此，III-V族化合物半导体常被用来形成NMOS晶体管。为了降低制造成本，已发展出使用III-V族化合物半导体材料形成PMOS晶体管的方法。图1显示传统配合使用III-V族化合物半导体的晶体管的示意图。在形成的过程中，多层材料毯覆性地形成于一硅基底1上，其中所述多层材料包括由GaAs形成的缓冲层2、由In_xAl_1-xAs(其中x为介于，但不等于0和1)形成的梯度缓冲层3、由In_0.52Al_0.48As形成的底部阻挡层4、由In_0.7Al_0.3As形成的通道5、由In_0.52Al_0.48As形成的顶部阻挡层6、由InP形成的蚀刻终止层7、以及由In_0.53Ga_0.47As形成的接触层8。实施一第一蚀刻步骤以蚀穿该接触层8并停止于该蚀刻终止层7以形成一第一凹入。接着，实施一第二蚀刻步骤以蚀穿该蚀刻终止层7，并蚀刻侵入该顶部阻挡层6的一部分以形成一第二凹入。接着，将一栅极结构(由金属构成)10形成于该第二凹入中。上述工艺所导致的晶体管具有的优点为所导致的量子阱是由底部阻挡层、通道、和顶部阻挡层构成。

然而，上述晶体管仍有许多缺点。将高浓度杂质掺杂进入III-V族化合物半导体中是非常困难的。例如，可将Si注入或临场(in-situ)掺杂于GaAs中做为掺杂物，然而硅的最大掺杂浓度仅为介于10¹⁷/cm³和10¹⁸/cm³之间。此外，传导带的低能态密度导致高的源极/漏极电阻，其避免最终晶体管驱动电流的改善。因此，业界急需克服于先前技术中前述缺点的方法和结构。

发明内容

为克服现有技术缺陷，本发明的实施例提供一种集成电路结构，包括：一基底；一通道位于该基底之上，其中该通道包括由III族元素和V族元素所构成的一第一III-V族化合物半导体材料；一栅极结构设置于该通道上；以及一源极/漏极区域邻接该通道，其中该源极/漏极区域包括一IV族区域择自一群组实质上包含硅、锗、及上述的组合。

本发明的实施例另提供一种集成电路结构，包括：一半导体基底；一通道位于该半导体基底之上，其中该通道包括由III族元素和V族元素所构成的一第一III-V族化合物半导体材料；一栅极结构设置于该通道上；一栅极间隙子位于该栅极结构的侧壁上；一凹入邻接该通道，该凹入具有一底部低于该通道的底部；以及一源极/漏极区域位于该凹入中，其中该源极/漏极区域包括一IV族区域择自一群组实质上包含硅、锗、及上述的组合，以及其中该源极/漏极区域掺杂一n-型掺杂物或一p-型掺杂物。

本发明的实施例又提供一种集成电路结构，包括：一基底；一鳍式结构位于该基底之上，其中该鳍式结构包括由III族元素和V族元素所构成的一第一III-V族化合物半导体材料；一栅极结构一部分直接设置于该鳍式结构之上，及一额外部分设置于该鳍式结构的另一端上；以及一源极/漏极区域邻接该鳍式结构，其中该源极/漏极区域包括一IV族区域择自一群组实质上包含硅、锗、及上述的组合。

通过再成长硅/锗源极/漏极区域，可将既有的硅化技术用于降低源极/漏极电阻，且改善最终晶体管的驱动电流。缓冲层具有缓和介于晶体管的通道与源极/漏极区域之间的晶格常数转换的效果，因而导致具有降低缺陷密度和降低结漏电流的效果。

为使本发明能更明显易懂，下文特举实施例，并配合所附图式，作详细说明如下。

附图说明

图1显示传统晶体管包括III族元素和V族元素所构成的一第一III-V族化合物半导体材料的示意图；

图2～图11显示根据本发明的实施例于制造晶体管的工艺中各工艺阶段的剖面示意图；