[发明专利]一种双端SRAM单元

说明书

技术领域

本发明涉及集成电路技术领域，尤其涉及一种可有效降低芯片面积的双端SRAM单元。

背景技术

由于数字集成电路的功能越来越复杂，规模越来越大，片上集成的存储器已成为数字系统中非常重要的组成部分。嵌入式静态随机存取存储器(StaticRandom Access Memory，SRAM)以其低功耗、高速的优点而成为片上存储器中不可或缺的重要组成部分。SRAM只要为其供电即可保存数据，无需不断对其进行刷新。

SRAM整体结构可以划分为存储体阵列与外围电路两部分。其中，存储体阵列由预充电电路和存储单元阵列组成；外围电路由行列地址译码器、读写控制单元、输入数据处理单元以及灵敏放大器组成，它们分别实现对存储单元寻址、数据写入、读出等操作。在SRAM中，存储单元是其最基本、最重要的组成部分，SRAM单元一般为快速从其读出和向其写入的位提供存储器存储，SRAM单元的面积占据了整个集成电路芯片面积的大部分。SRAM单元的性能，包括读取速度、功耗和面积对整个数字电路的性能有着决定性的影响。

单元面积和单元稳定性是SRAM设计的两个重要方面。单元面积在很大程度上决定了存储器芯片的尺寸；单元稳定性决定了存储器的数据可靠性，这里所述的稳定性包括读取稳定性和写入稳定性。

SRAM的主流单元为六晶体管单元(6T)，其构成可以是全CMOS平面结构，也可以是叠层式三维结构。请参考图1，图1是现有技术中6T SRAM单元的结构示意图，如图1所示，所述6T SRAM单元100包括两个相同且交叉耦合的反相器102和104，反相器102和104形成锁存电路，如一个反相器的输出与另一个反相器的输入相连。该锁存电路连接在电源和地之间。每个反相器102或反相器104都包含NMOS下拉晶体管N1或N2，和PMOS上拉晶体管P1或P2。该反相器的输出作为两个存储节点Q1和Q2，当下拉一个存储节点至低电压时，则另一个存储节点被上拉至高电压。互补位线对BL和分别通过一对传输门晶体管N3和N4耦合至存储节点对Q1和Q2上。通常字线WL与该传输门晶体管N3和N4的栅极相连。当将字线电压切换到系统高电压或Vdd时，传输门晶体管N3和N4被开启以允许分别通过位线对BL和对存储节点Q1和Q2进行存取。当字线电压切换到系统低电压或Vss时，传输门晶体管N3和N4被关闭，存储节点Q1和Q2与位线基本隔离，但是仍然会有一些泄露发生。不过只要维持Vdd在门限值之上，存储节点Q1和Q2的状态就能够一直维持。

然而，现有的6T SRAM单元为单端元件，即6T SRAM单元进行读取和写入操作时都通过传输门晶体管N3和N4进行，从而导致在同一时序中，现有的6T SRAM单元只能进行读取或写入操作，不能同时进行该两项操作，使得6TSRAM单元的读取速度较慢。

为了提高SRAM单元的读取速度，双端SRAM单元应运而生，请参考图2，图2为现有的双端8T SRAM单元的结构示意图，如图2所示，现有的双端8TSRAM单元200在6T SRAM单元100的基础上增加了一对传输门晶体管N5和N6。从而，第一对传输门晶体管N3和N4作为读取用传输门，第二对传输门晶体管N5和N6作为写入用传输门。互补位线对BL₁和通过第一对传输门晶体管N3和N4耦合至存储节点对Q1和Q2上，互补位线对BL₂和通过第二对传输门晶体管N5和N6耦合至存储节点对Q1和Q2上。第一字线WL1与第一对传输门晶体管N3和N4的栅极相连，第二字线WL2与第二对传输门晶体管N5和N6的栅极相连。通过这一改进之后，在同一时序内，双端8T SRAM单元可通过第一对传输门晶体管N3和N4进行读取操作，并同时通过第二对传输门晶体管N5和N6进行写入操作，从而大大提高了SRAM单元的读取速度。

然而，为了保证读取操作的可靠性，即保证存储节点Q1和Q2状态的稳定性，现有的双端8T SRAM单元中的NMOS下拉晶体管N1和N2的宽度要很大，保证NMOS下拉晶体管N1和N2的漏电流足够大，从而更易保持存储状态，使得存储器性能的稳定性得到提高。但是这样将导致双端8T SRAM单元的面积增大，不利于集成电路集成度的提高。

因此，在保证SRAM单元的读取速度与稳定性的前提下，如何减小SRAM单元的面积已成为业界亟待解决的技术问题。

发明内容

本发明的目的在于提供一种双端SRAM单元，以解决现有的双端8T SRAM单元的面积太大，不利于提高集成电路集成度的问题。