[发明专利]异常处理方法、系统及片外逻辑器件和芯片

说明书

技术领域

本发明涉及通信技术领域，尤其涉及一种异常处理方法、系统及片外逻辑器件和芯片。

背景技术

目前随着科学技术的发展，集成电路板上的电子元器件数目越来越多，如各种芯片以及片外逻辑器件(如，现场可编程门阵列FPGA(Field Programmable Gate Array))等。通过各电子元器件之间的通信，集成电路板可实现一定的功能。其中为了更好地进行芯片和片外逻辑器件如FPGA之间的通信，一般需要在两者之间配置数据传输模块，如串行-解串行器SerDes等，以在两者之间进行数据传输。在芯片端的集成电路板上配置有芯片端DerDes，在FPGA端的集成电路板上配置有FPGA端SerDes，芯片通过芯片端SerDes和FPGA端SerDes与FPGA连接。

其中，SerDes主要用于芯片内外的数据传输。数据发送过程中，SerDes将芯片内部的并行数据转换成模拟的串行数据发送到芯片外部；数据接收过程中，SerDes将芯片外部的模拟串行数据转换成并行数据接收到芯片内部。由于其传输带宽高，传输距离长，因而得到了广泛的应用。

在实现上述使用的过程中，发明人发现现有技术中至少存在如下问题：

数据传输模块如SerDes在应用过程中可能会出现异常，该异常可能发生在芯片端SerDes中，也可能发生在FPGA端SerDes中，从而影响数据传输。FPGA端SerDes的异常可以快速检出，并通过复位FPGA端的SerDes来执行异常处理。但是，当芯片端SerDes作为发送端发生异常时会导致FPGA端SerDes接收异常，但此时芯片端SerDes作为发送端并不能立刻知道FPGA端SerDes接收异常，而只能通过高层软件的告警处理来复位芯片端SerDes，这样就造成异常处理的延时较长，使业务受到较大的影响。

发明内容

本发明的实施例提供一种异常处理方法、系统及片外逻辑器件和芯片，以缩短芯片端数据传输模块异常处理的延时。

本发明的实施例采用如下技术方案：

一种异常处理方法，包括：

接收来自芯片端数据传输模块的异常信号；

当确定在第一预设时间内持续接收来自所述芯片端数据传输模块的异常信号时，确定所述芯片端数据传输模块发生异常；

向芯片发送中断信号，以便所述芯片根据所述中断信号复位所述芯片端数据传输模块。

本发明实施例还提供了一种异常处理方法，包括：

当检测到芯片端数据传输模块输出异常信号时，向片外逻辑器件发送来自所述芯片端数据传输模块的异常信号；

接收来自所述片外逻辑器件的中断信号，所述中断信号为所述片外逻辑器件响应于所述异常信号而发出的；

根据所述中断信号复位所述芯片端数据传输模块。

一种逻辑器件，包括：

接收单元，用于接收来自芯片端数据传输模块的异常信号；

确定单元，用于当确定在第一预设时间内持续接收来自所述芯片端数据传输模块的异常信号时，确定所述芯片端数据传输模块发生异常；

发送单元，用于向芯片发送中断信号，以便所述芯片根据所述中断信号复位所述芯片端数据传输模块。

一种芯片，包括：

检测单元，用于检测芯片端数据传输模块是否输出异常信号；

发送单元，用于向片外逻辑器件发送来自所述芯片端数据传输模块的异常信号；

接收单元，用于接收来自所述片外逻辑器件的中断信号，所述中断信号为所述片外逻辑器件响应于所述异常信号而发出的；

复位单元，用于根据所述中断信号复位所述芯片端数据传输模块。

一种异常处理系统，包括：

片外逻辑器件，用于接收来自芯片端数据传输模块的异常信号，当确定在第一预设时间内持续接收来自所述芯片端数据传输模块的异常信号时，确定所述芯片端数据传输模块发生异常，并向芯片发送中断信号，以便所述芯片根据所述中断信号复位所述芯片端数据传输模块；

芯片，用于检测芯片端数据传输模块是否输出异常信号，并向所述片外逻辑器件发送来自所述芯片端数据传输模块的异常信号，接收所述片外逻辑器件响应于所述异常信号所发出的中断信号，并根据所述中断信号复位所述芯片端数据传输模块。