[发明专利]适用于微处理器的装置及方法

说明书

技术领域

本发明是有关微处理器领域，特别是关于从一种具有可变长度指令的指 令集架构的微处理器的指令字节串流中取得指令。

背景技术

微处理器包含一或多个执行单元，用以进行实际的指令执行。超纯量 (superscalar)微处理器可于每一时钟周期内发出多个指令至各个执行单元， 因而得以增进总处理能力或增进每一时钟周期内的平均指令。然而，微处理 器管线上端的指令提取及解码功能必须以有效率的速度来提供一指令串流给 执行单元，藉以有效地使用执行单元及增进总处理能力。x86架构由于其指 令长度并非固定，因此使得此工作更加困难，在此架构下，其每一指令的长 度是变动的，此将于以下详述。因此，x86微处理器必须包含很多的逻辑电 路以处理进来的指令字节串流，以决定指令的开始及结束位置。因此，必须 增进x86微处理器解析指令字节串流以得到各个指令的处理速率。

发明内容

根据本发明特征之一，本发明提供一种适用于微处理器的装置。该微处 理器的指令集架构包含一长度修改前置，用以选择一预设地址/操作数尺寸以 外的一地址/操作数尺寸，该装置用以标示一指令字节串流当中每一指令的开 始字节及结束字节。该装置包含：一解码逻辑单元，用以解码该串流的预设 数量指令字节中的每一指令字节，以判断每一指令字节是否指定为该长度修 改前置，并依据地址/操作数尺寸以产生一开始标示及一结束标示；及一操作 数/地址尺寸逻辑单元，耦接至该解码逻辑单元，用以提供该预设操作数/地 址尺寸给该解码逻辑单元，以于一第一时钟周期内产生该开始标示及该结束 标示，该解码逻辑单元于该第一时钟周期内解码该预设数量指令字节，其中， 如果于该第一时钟周期及后续N个时钟周期的任何一个周期内，该解码逻辑 单元表示该预设数量指令字节的其中一个指令字节指定为该长度修改前置， 则该操作数/地址尺寸逻辑单元于下一时钟周期提供该长度修改前置所指定 的该地址/操作数尺寸给该解码逻辑单元，以产生该开始标示及该结束标示。

根据本发明特征之一，本发明提供一种适用于微处理器的方法，该微处 理器的指令集架构包含一长度修改前置，用以选择一预设地址/操作数尺寸以 外的一地址/操作数尺寸，该方法用以标示一指令字节串流当中每一指令的开 始字节及结束字节，该方法包含：于一第一时钟周期内，解码该串流的预设 数量指令字节中的每一指令字节，以判断每一指令字节是否为该长度修改前 置；如果解码后的指令字节非为长度修改前置，则于该第一时钟周期，依据 该预设操作数/地址尺寸，针对该串流的该预设数量指令字节的每一指令字节 产生正确的一开始标示及一结束标示。如果一或多个解码后的指令字节为该 长度修改前置，则于第一时钟周期后的第N个时钟周期，依据该长度修改前 置所指的该地址/操作数尺寸，针对该串流的该预设数量指令字节的每一指令 字节产生正确的该开始标示及该结束标示。其中上述的N为该串流的该预设 数量指令字节中含有至少一个该长度修改前置的指令数目。

附图说明

图1显示本发明实施例的微处理器的方块图。

图2显示图1的指令格式器的L级的方块图。

图3显示图2的累积前置消息238。

图4显示图1的微处理器的操作。

图5显示图1的指令格式器的部分L级和M级方块图。

图6显示图5所示的微处理器元件的操作流程图，用以自指令字节串流 中取出指令(在一实施例中最多可取出三指令)，其不会产生时间延迟且与指 令中的前置字节数目无关。

图7显示图1的指令格式器的一部分的方块图。

图8a和图8b显示图7的部分指令格式器的操作流程图。

图9显示图5的多工队列的详细方块图。

图10显示图1的指令格式器的部分M级的方块图。

图11显示图5的M级控制逻辑单元的方块图。

图12显示图1的指令格式器的部分M级的操作流程图。

图13显示图5的多工队列于连续两个时钟周期的内容，以例示M级的操 作。

图14显示图5的多工队列于连续两个时钟周期的内容，以例示M级的操 作。

图15显示图14中指令格式器于一时钟周期内，将含有最多四十个指令 字节的三个指令取得并传送出去。