[发明专利]半导体器件及其形成方法

说明书

技术领域

本发明通常涉及一种半导体器件及其形成方法。更具体而言，涉及一种形成具有间隔层的掺杂阱的半导体器件及其形成方法。

背景技术

随着半导体行业的发展，具有更高性能和更强功能的集成电路要求更大的元件密度，而且各个部件、元件之间或各个元件自身的尺寸、大小和空间也需要进一步缩小。相应地，为了提高MOSFET(金属氧化物半导体场效应晶体管)器件的性能需要进一步减少MOSFET器件的栅长。然而随着栅长持续减小，减少到接近源极和漏极的耗尽层的宽度，例如小于40nm时，将会产生较严重的短通道效应(short channel effect或简写为SCE)，从而不利地降低器件的性能，给大规模集成电路的生产造成困难。如何降低短通道效应以及有效地控制短通道效应，已经成为集成电路大规模生产中的一个很关键的问题。在Thompson S等人的文章中：“MOS Scaling：Transistor Challenges for the 21stCentury”，Intel Technology Journal Q3`98，第1-19页，描述了倒掺杂阱能够降低短通道效应。由于在衬底中形成倒掺杂阱通常会将掺杂剂不当地引入源极区和漏极区，倒掺杂阱分布与源/漏极区的掺杂重叠，引起MOSFET器件中的带-带泄漏电流和源-漏结电容增加，从而导致器件性能的下降。

因此，为了改进高性能半导体器件的制造，需要一种半导体器件及其形成方法以避免在衬底中形成离子注入区时，特别是在形成掺杂阱区时对源漏区域引入不当掺杂。

发明内容

为了解决上述技术问题，本发明提出了一种制造半导体器件的方法，所述方法包括：a)提供衬底；b)在衬底上形成源极区、漏极区、设置在所述衬底上位于所述源极区和漏极区之间的伪栅堆叠、在所述伪栅堆叠侧壁形成的侧墙以及覆盖所述源极区和漏极区的层间介电层；c)去除所述伪栅堆叠以形成开口；d)从所述开口对衬底进行蚀刻，以在衬底中形成沟槽；e)在所述沟槽的侧壁下部形成间隔层；f)在所述沟槽的底部形成掺杂阱区；g)在所述掺杂阱区上方形成沟道区；以及在所述开口中栅极区。

根据本发明的另一个方面还提供一种半导体器件，包括：衬底、位于衬底上的源极区、漏极区、位于衬底上且在所述源极区和所述漏极区之间的栅堆叠、形成在栅堆叠下方的衬底中的掺杂阱区和形成在所述掺杂阱区侧壁的间隔层，以及形成在所述掺杂阱区上方的沟道区。

本发明利用去除伪栅极和伪栅极介质层形成的开口，对衬底进行蚀刻得到一定深度的沟槽，并在沟槽的侧壁上形成氧化物间隔层。然后结合外延生长工艺在沟槽的底部得到掺杂阱区，并且在掺杂阱区上方形成器件的沟道区。本发明通过形成侧壁间隔层后利用外延生长方式来形成掺杂阱区，不仅避免了将掺杂剂不当引入源极区和漏极区的问题，还避免了在掺杂阱形成过程中容易出现的重掺杂内侧墙外延生长，进一步阻止了掺杂剂不当地引入后续形成的沟道区中的问题。同时，外延生长能更好地控制掺杂剂分布的陡峭度。此外，与扩散掺杂和离子注入掺杂相比，外延生长形成掺杂阱不需要高温退火激活过程，避免了离子扩散的发生，以及离子扩散进而导致的陡峭度劣化，提高了器件的性能。

因此，本发明所形成的半导体器件可以避免形成掺杂阱时将掺杂剂不当引入到源极区和漏极区，同时还能够避免所形成掺杂阱的陡峭度降低，从而提高器件的性能。

附图说明

图1示出了根据本发明实施例的半导体器件的制造方法的流程图；

图2-14示出了根据本发明实施例的半导体器件各个制造阶段的示意图。

具体实施方式

本发明通常涉及一种半导体器件的制造方法，尤其涉及一种形成具有间隔层的掺杂阱的半导体器件及其形成方法。下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。