[发明专利]具有低电阻的芯片电阻器及其制造方法

说明书

技术领域

本发明涉及一种芯片电阻器及其制造方法，具体而言，涉及一种具有低电阻的芯片电阻器及其制造方法。

背景技术

如图1所示，一现有芯片电阻器1为附接至一印刷电路板的被动组件。该现有芯片电阻器1的制造方法首先包含提供一陶瓷基板11，其具有一第二表面111、一对侧面112及一第一表面113。接着，在该基板11的第二表面111上形成一对底部电极13。每一所述底部电极13具有一外表面131，其与该基板11的侧面112对齐。在该基板11的中心区域上形成一电阻层14，且该电阻层14具有一对末端141。

在该基板11的第一表面113上形成一对导电层12。每一所述导电层12具有一外表面122，其与该基板11的侧面112对齐。此外，每一所述导电层12具有一内部部分121及一外表面122。所述导电层12延伸至该电阻层14上方，使得所述导电层12的内部部分121重迭该电阻层14的末端141。

此外，在该电阻层14上，形成一第一覆盖层15。此外，在该第一覆盖层15上形成一第二覆盖层16。在该基板11的侧面112、所述导电层12的外表面122及所述底部电极13的外表面131上形成一对侧电极17，使得所述侧电极17电性连接所述导电层12与所述底部电极13。进一步电镀一对第一电镀层18以覆盖所述底部电极13、所述导电层12及所述侧电极17，且电镀一对第二电镀层19以覆盖所述第一电镀层18。此时即形成该现有芯片电阻器1。

在一现有厚膜芯片电阻器中，网版印刷一电阻膏于该陶瓷基板11上，以形成该电阻层14。其后，该现有厚膜芯片电阻器经历干燥制造过程及烧结制造过程。为了将该现有厚膜芯片电阻器的电阻减少至约100mΩ，常将银(Ag)、钯(Pd)或银钯(Ag-Pd)合金应用于该电阻膏。然而，银(Ag)或钯(Pd)的电阻温度系数(Temperature Coefficient ofResistance，TCR)为约600ppm/℃至约1000ppm/℃，因此该现有厚膜芯片电阻器的电阻温度系数几乎不能满足约50ppm/℃或低于50ppm/℃的需要。此外，因为该现有厚膜芯片电阻器的电阻是由印刷图案的大小决定，所以印刷图案的大小限制了电阻的最小值。

另一方面，在一现有薄膜芯片电阻器中，在该陶瓷基板11上溅镀一靶材而形成该电阻层14。首先在该基板11的第一表面113上形成一屏蔽(图中未示)，其用于界定该电阻层14的图案。特定而言，该屏蔽沿该基板11的第一表面113的周边形成，以便形成一用于曝露该基板11的第一表面113的一部分，且较佳地曝露该基板11的第一表面113的中心区域的图案。接着，通过在上文提及的预定屏蔽及该基板11的整个第一表面113上溅镀而进一步形成具有所述末端141的电阻层14。其后，通过刷洗(Brushing)与水洗的组合来移除该屏蔽。与该陶瓷基板11直接接触的经溅镀该电阻层14由于与该陶瓷基板11的强附着力而留下，而位于该屏蔽顶部的经溅镀该电阻层14经由刷洗及水洗容易地移除。因此，该电阻层14的图案对应于由该屏蔽形成的图案。其后，该现有薄膜芯片电阻器经历激光修整制造过程及退火制造过程。为了减少该现有薄膜芯片电阻器的电阻，本领域技术人员常调整适当靶材、适当图案或溅镀制造过程的参数。减少电阻的一般方法为通过延长溅镀的持续时间来增加该电阻层14的厚度。举例而言，为了将电阻减少至约100mΩ，溅镀的持续时间为约1小时；为了将电阻减少至约10mΩ，溅镀的持续时间为约5小时或大于5小时。然而，历时如此长时间的溅镀为昂贵的，且不适合于大量生产。此外，在长持续时间的溅镀中，发现在该陶瓷基板11上积累的热将导致该电阻层14与该屏蔽(图中未示)之间的相互作用。此相互作用使溅镀图案失真，因而增加电阻变化且减少成品率。

因此，有必要提供一种具有低电阻的芯片电阻器及其制造方法，以解决上述问题。

发明内容

本发明提供一种具有低电阻的芯片电阻器。该芯片电阻器包括一基板、一电阻层、一对导电层及至少一保护层。该基板具有一第一表面。该电阻层位于该基板的第一表面上。所述导电层位于该基板的第一表面的上方。该至少一保护层位于该电阻层或所述导电层上。

本发明更提供一种具有低电阻的芯片电阻器的制造方法。该方法包含以下步骤：(a)提供一基板，其具有一第一表面；(b)溅镀一电阻层于该基板的第一表面上；(c)电镀一对导电层于该基板的第一表面的上方；及(d)形成至少一保护层于该电阻层或所述导电层上。

由此，该电阻层具有一精确图案，且溅镀的持续时间减少，因此成品率及效率得以改进且制造成本得以降低。