[发明专利]集成电路结构的制造方法有效

专利信息
申请号: 201010169912.3 申请日: 2010-04-29
公开(公告)号: CN102142399A 公开(公告)日: 2011-08-03
发明(设计)人: 卢玠甫;刘世昌;蔡嘉雄 申请(专利权)人: 台湾积体电路制造股份有限公司
主分类号: H01L21/822 分类号: H01L21/822;H01L43/12
代理公司: 北京市德恒律师事务所 11306 代理人: 陆鑫;高雪琴
地址: 中国台*** 国省代码: 中国台湾;71
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摘要:
搜索关键词: 集成电路 结构 制造 方法
【权利要求书】:

1.一种集成电路结构的制造方法,包括:

提供一基板;

形成一下电极层于该基板上;

形成一磁性穿隧结堆叠于该下电极层上;

形成一介电层覆盖该磁性穿隧结堆叠;

形成一开口于该介电层中,以露出部分该磁性穿隧结堆叠;

填入一上电极材料于该开口;以及

图案化该上电极材料与该介电层,其中在该开口中的一第一部分该上电极材料形成一上电极,在该介电层上的一第二部分该上电极材料形成一金属条,连接该上电极。

2.根据权利要求1所述的集成电路结构的制造方法,还包括对该上电极材料实施一平坦化步骤,其中在实施该平坦化步骤后,该上电极材料的一层直接保留于该介电层上形成一导电层。

3.根据权利要求1所述的集成电路结构的制造方法,其中在形成该开口后,通过该开口露出该磁性穿隧结堆叠上表面的中心部位,该介电层覆盖该磁性穿隧结堆叠上表面的边缘部位。

4.根据权利要求1所述的集成电路结构的制造方法,还包括在形成下电极层前,形成一绝缘层于该基板上。

5.根据权利要求1所述的集成电路结构的制造方法,其中通过一相同掩模图案化该上电极材料与该介电层。

6.一种集成电路结构的制造方法,包括:

提供一基板;

形成一下电极层于该基板上;

形成多层磁性穿隧结层于该下电极层上;

图案化所述多层磁性穿隧结层,以形成一磁性穿隧结堆叠;

形成一介电层于该磁性穿隧结堆叠,其中该介电层的一上表面高于该磁性穿隧结堆叠的一上表面,部分该介电层形成于该磁性穿隧结堆叠的侧壁;

蚀刻该介电层,以在该介电层中形成一开口,直至露出该磁性穿隧结堆叠的上表面;

填入一上电极材料于该开口,直至该上电极材料的上表面高于该介电层的上表面;以及

图案化该上电极材料与该介电层。

7.根据权利要求6所述的集成电路结构的制造方法,还包括对该上电极材料实施一平坦化步骤,其中在实施该平坦化步骤后,在该介电层中的一第一部分该上电极材料形成一上电极,直接在该介电层上的一第二部分该上电极材料形成一金属条,连接一行磁性穿隧结单元的该上电极。

8.根据权利要求6所述的集成电路结构的制造方法,其中在形成该开口后,通过该开口露出该磁性穿隧结堆叠上表面的中心部位,该介电层覆盖该磁性穿隧结堆叠上表面的边缘部位。

9.根据权利要求6所述的集成电路结构的制造方法,其中通过一硬掩模图案化该上电极材料与该介电层,该硬掩模包括一非晶硅层与一形成于该非晶硅层上的氮氧化硅层。

10.根据权利要求6所述的集成电路结构的制造方法,其中通过一相同掩模图案化该上电极材料与该介电层。

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