[发明专利]全频率宽度的多重相位延迟锁定回路

说明书

本案为申请号为200710163783.5，申请日：2007年11月01日，专利名称 为“全频率宽度的多重相位延迟锁定回路及锁定频率的方法”的分案申请

技术领域

本发明涉及的是一种多重相位延迟锁定回路，特别涉及的是一种可全频率 宽度操作范围的多重相位延迟锁定回路。

背景技术

随着互补式金氧半导体(CMOS)的技术不断创新发展，高速处理速度与高 密度集成电路密度都不断的在增加。因此，在各个模块之间的同步处理即成为 重要的问题，且成为集成电路在发展时所遇到的瓶颈。

现今高阶电子电路对一个高速且优质的系统频率讯号源有着强烈需求。然 而，当系统频率讯号源运作在高速时，因频率驱动器传递延迟时间(propagation delay)或频率相位错離度所造成的相关问题，却大大影响着系统效能与芯片可 靠度。因此，如微处理器、实时系统或资料通讯等高阶电子电路设计中，便需 要加入一个具低电压、高频操作与低抖动量(low jitter)的锁相回路(Phase-Locked Loop，PLL)以作为输入频率讯号源的特性修正辅助机制。

CMOS的锁相回路(PLL)与延迟锁定回路(Delay-Lock Loop，DLL)是设 计用来解决电路中频率同步的问题，由于两者的结构上差异使得延迟锁定回路 较锁相回路稳定，且在回路滤波器中使用较少的电容。因为延迟锁定回路容易 设计与稳定的特性，在现今有越来越多的应用开始使用延迟锁定回路(DLL) 来代替锁相回路(PLL)，延迟锁定回路已经比锁相回路还广泛地应用在例如频 率回復与区域震荡器电路，而这些应用在以前却只能使用锁相回路。另外，延 迟锁定回路其信号抖动(Jitter)的情况不明显，因为噪声在电压控制延迟线 (Voltage-Controlled Delay Line，VCDL)经过数个频率周期后不会累积，使得 延迟锁定回路可以作为频率同步处理的理想电路单元，当然其也可用在射频频 率合成电路与高速串行连接。

一般传统的延迟锁定回路架构示意图如图1所示，电压控制延迟线(VCDL) 11接收一参考频率(Ref-Clk)讯号后输出数个延迟相位的讯号，输出的讯号回 授输入至相位检测器(phase detector，PD)12、充电泵(charge pump，CP)13 与回路滤波器(loop filter，LF)14。延迟锁定回路的运作原理，即是将外部输 入的参考频率(Ref-Clk)讯号利用延迟组件自行产生许多固定相位差的延迟频 率(DLL-Clk)讯号，再依序将这些频率讯号通过目的功能电路后与外部的原参 考频率(Ref-Clk)讯号比较其是否同步。如此，经过控制电路的筛选，最后会 选定一与原参考频率讯号的相位差小到可接受的频率讯号当作被锁定的频率讯 号而完成延迟锁定回路的工作。

图2A所示为延迟频率(DLL-Clk)讯号在一频率范围AA’内比参考频率 (Ref-Clk)讯号领先时的情况，经过延迟锁定回路的运作使两个讯号能够同步 如图2B所示；图3A所示为延迟频率(DLL-Clk)讯号在一频率范围BB’内比 参考频率(Ref-Clk)讯号落后时的情况，经过延迟锁定回路的运作使两个讯号 能够同步如图3B所示。然而延迟锁定回路能够校证的讯号错离范围为AA’与 BB’之间，若是讯号上升的波缘不在范围之内则会产生模糊多重锁定问题，其免 在多重锁定的不等式如式1.1与式1.2：

0.5×TCLK＜TVCDL(min)＜TCLK(1.1)

TCLK＜TVCDL(max)＜1.5×TCLK(1.2)

例如当TVCDL(min)＝20ns，由式(1.1)得到20ns＜TCLK＜40ns，如果 TVCDL(max)＝40ns，由式(1.2)得到26.7ns＜TCLK＜40ns，由上述的不等式可以得 知传统的延迟锁相回路的架构，使TCLK所能操作的延迟范围受到限制。

发明内容

为了解决上述问题，本发明目的的一是提供一种可全频率宽度操作范围的 多重相位延迟锁定回路，其具有一三边际相位检测器可接收参考频率讯号、较 小延迟频率讯号与较大延迟频率讯号，经由三个频率讯号比较出上升讯号Up与 下降讯号Dn的相位差异，以调整出一控制电压通过电压控制延迟线动态的调整 延迟时间，改变延迟频率讯号的相位，将频率周期的时间平均分配至所有延迟 频率讯号，使延迟时间所能操作的范围还广。