[发明专利]锁住检测器与其方法，与应用其的锁相回路

说明书

【技术领域】

本发明是有关于一种锁住检测器与其方法，与应用其的锁相回路(PLL，Phase Lock Loop)，且特别是有关于一种能指示是否已处在锁住状态的锁住检测器与其方法，与应用其的锁相回路。

【背景技术】

在时脉产生器架构中，少不了锁相回路。锁相回路可用于时脉或频率的精确控制。举凡无线电波的频率调谐或是数字产品的时脉控制，皆可使用PLL来设计频率控制回路，以简化电路的复杂度，增加精确性。

现有锁相回路原则上乃是利用模拟的锁住检测器(lock detector)来指示锁相回路的工作状态：锁住(locked)状态或未锁住(unlocked)状态。然而，模拟锁住检测器会占据大电路面积且消耗高功率。当然，现也已发展出数字锁住检测器。不过，现有模拟/数字锁住检测器皆无法精准地定义锁住状态(lock state)。

【发明内容】

本发明实施例的全数字锁住检测器可精准定义锁住状态；亦即，可定量(quantitatively)地且定性(qualitatively)地定义出锁住状态。而且，可动态地设计锁住状态。

本发明的一例提出一种状态检测器，应用于一锁相回路中。状态检测器包括：一第一与一第二脉波宽度延长单元，分别对一第一脉波与一第二脉波进行脉波宽度延长，以成为一第三脉波与一第四脉波；一第一与一第二延迟电路，分别将该第三脉波与该第四脉波延迟成为一第一取样时脉与一第二取样时脉；以及一交叉取样电路，根据该第二取样时脉来取样该第三脉波，及根据该第一取样时脉来取样该第四脉波，来指示该锁相回路是否处于一锁住状态。

本发明的另一例提供一种锁相回路，包括：一相位/频率检测器，比较并检测一参考时脉与一输出时脉，以输出一第一脉波与一第二脉波；一锁住检测器，耦接至该相位/频率检测器，根据该第一脉波来取样该第二脉波，并根据该第二脉波来取样该第一脉波，以指示该锁相回路是否为锁住；一电荷泵，耦接至该相位/频率检测器，将该第一与该第二脉波转换为一控制电压；以及一电压控制振荡器，耦接至该电荷泵，根据该控制电压而产生该输出时脉。

本发明的又另一例提供一种锁住检测方法，用以检测一输出时脉是否锁住至一参考时脉。该方法包括：比较并检测该参考时脉与该输出时脉，以输出一第一脉波与一第二脉波；延长该第一脉波的一脉波宽度，以成为一第三脉波；延长该第二二脉波的一脉波宽度，以成为一第四脉波；延迟该第三脉波，以成为一第一取样时脉；延迟该第四脉波，以成为一第二取样时脉；以及，根据该第二取样时脉来取样该第三脉波，并根据该第一取样时脉来取样该第四脉波，以指示该输出时脉是否锁住至该参考时脉。

为让本发明的上述内容能更明显易懂，下文特举实施例，并配合所附图式，作详细说明如下：

【附图说明】

图1显示根据本发明实施例的锁相回路的功能方块图。

图2显示相位/频率检测器的功能方块图。

图3显示当参考时脉CLKREF与回馈时脉CLKFB处于相位定位且频率定位下的脉波UP与DN的波形图。

图4显示出参考时脉CLKREF与回馈时脉CLKFB处于定位时的放大波形图。

图5A显示定位状态下的脉波UP/DN的波形图。

图5B显示未定位状态下(回馈时脉CLKFB为落后(behind))的脉波UP/DN的波形图。

图5C显示未定位状态下(回馈时脉CLKFB为领先(ahead))的脉波UP/DN的波形图。

图6显示根据本发明实施例的锁住检测器的功能方块图。

图7A显示根据本发明实施例的脉波宽度延长单元的一例。

图7B显示根据本发明实施例的脉波UP与脉波UPE(脉波宽度延长后)的波形图。

图8显示根据本实施例的延迟电路的一例。

图9显示根据本发明实施例的脉波UP、UPE与取样时脉信号DN_CLK的一例。

图10显示PLL处在锁住状态的信号波形图。

【主要组件符号说明】

100：锁相回路          110：相位/频率检测器

120：锁住检测器        130：电荷泵

140：电压控制振荡器    150：除频器

210_1、210_2：栓锁器       220、710、810：延迟单元

230、640、720：逻辑栅      410：不确定范围

610_1、610_2：脉波宽度延长单元