[发明专利]一种瞬间电压抑制器及形成瞬间电压抑制器的方法

说明书

技术领域

本发明实施例涉及半导体器件，特别是涉及一种瞬间电压抑制器及形成瞬间电压抑制器的方法。

背景技术

随着集成电路技术持续发展，器件体积变得越来越小且工作电压变得越来越低。同时，器件运行变得越来越快并且工作频率变得越来越高。因此，更加难以实现瞬间电压抑制器(transient voltage suppressor，TVS)或静电(ESD)保护器件，以满足当今集成电路的需要。TVS或ESD器件必须提供低的击穿电压和低的电容以满足低压高速的要求。

许多传统的TVS或ESD保护器件使用齐纳(Zener)二极管(p⁺/n⁺结)来提供这种ESD保护。一些传统静电(ESD)保护器件使用在n型区域和下面的p型衬底之间的n⁺/p⁺结作为箝位二极管(通常被称作齐纳二极管)。在形成箝位二极管之后，其它器件(如PN二极管)形成在该齐纳二极管的顶部以形成其它想要形成的器件。

在以下的文件中公开了这种齐纳二极管的例子：例如，于2009年8月25日授予A.Salih等人的美国专利No.7,579,632；以及于2009年5月26日授予T.Keena等人的美国专利No.7,538,395。在这些器件中，齐纳二极管是衬底二极管的埋层。通常来说，箝位二极管呈现出低的漏电流和理想的击穿电压是很重要的。此外，即使ESD器件可以提供紧凑结构，但是它们仍受到许多限制，如工艺的复杂性和器件参数控制的困难度，尤其是希望同时获得理想的箝位电压和漏电流时。

如上所述，一些传统静电(ESD)保护器件采用埋入n⁺/p⁺结作为齐纳二极管，而其它器件制作在齐纳器件的顶部上。这些齐纳二极管器件容易具有限制。例如，多个热处理步骤，诸如外延生长、扩散和氧化，容易造成p+掺杂剂从衬底向外扩散。在齐纳结处形成的缓变掺杂剖面通常可以导致比理想齐纳击穿电压更高的电压，因而难以准确控制相关的箝位电压，这使得器件不适合用来保护先进的低压器件。尽管可以通过使用特定的处理步骤来控制外扩散，但这些工艺通常是复杂和昂贵的。

因此，市场需要一种改进的瞬间电压抑制器(TVS)或静电(ESD)器件。

发明内容

本发明实施例的目的在于提供一种具有低的击穿电压和低的电容的瞬间电压抑制(TVS)器件结构、及形成瞬间电压抑制器件的方法。

例如，这些器件可以用在用于低压高频集成电路应用的保护电路中。在一些实施例中，重掺杂衬底和沟槽的外扩散区域之间的结形成了低压箝位二极管。该沟槽穿过第一n型区域并进入衬底。通过调节沟槽进入衬底的比例可以得到适当的掺杂浓度。在一些实施例中，沟槽箝位二极管与一个或更多个PIN和/或NIP二极管耦合以形成低电容和低电压的保护电路。可以使用传统集成电路工艺技术来形成这些器件结构。

在一个具体实施例中，瞬间电压抑制器(TVS)器件包括：p型半导体衬底；覆盖所述半导体衬底的第一n型半导体区域和第二n型半导体区域。第一区域具有第一掺杂浓度，第二区域具有比第一掺杂浓度低的第二掺杂浓度。n型半导体层覆盖第一n型半导体区域和第二n型半导体区域。该TVS器件还包括多个沟槽，所述沟槽延伸通过n型半导体层和第一n型半导体区域并进入到p型半导体衬底以形成齐纳二极管或箝位二极管。n型填充材料设置在所述多个沟槽中的每个中。p⁺/n⁺箝位二极管由这些沟槽的侧壁的n⁺外扩散区域形成到衬底中。因此，所生成的箝位二极管与在第一n型半导体区域和p型半导体衬底之间的二极管结并联耦合，并且箝位二极管被配置成具有低于所述结的反向击穿电压的箝位电压，使得防止所述结作为齐纳二极管来工作。而且，该TVS器件包括PIN二极管和NIP二极管。该PIN二极管包括p型区域、n型半导体层的第一部分和第一n型半导体区域。该NIP二极管包括n型区域、n型半导体层的第二部分、第二n型半导体区域和p型半导体衬底。该TVS器件还包括在所述PIN二极管周围的第一隔离层；在所述NIP二极管周围的第二隔离层。此外，使用导体材料来填充沟槽，所述沟槽与围绕沟槽的外扩散的n⁺区域形成欧姆接触，产生从硅表面到箝位二极管的低电阻电流路径。

在上述TVS器件的实施例中，填充材料通过沟槽侧壁与第一半导体层直接接触。在另一实施例中，填充材料包括掺杂多晶硅。在又一实施例中，填充材料包括掺杂的硅化物材料。