[发明专利]一种针对片上网络的低复杂度和可扩展的容错路由算法

说明书

技术领域

本发明属于可靠性计算技术领域，具体涉及一种针对Mesh拓扑结构的片上网络的低复杂度、可扩展的高性能容错路由算法。

背景技术

随着“功耗墙”(power wall)限制单核处理器的性能提升，计算系统设计逐渐的过渡到多核(Multicore)、众核(Many-core)乃至片上网络的领域。尽管到目前为止，商用处理器的核数还比较少，但是在可以预见的未来核数将沿着“新摩尔定律”，每代在原有的基础上加倍。一些有代表性的工作比如Tilera64(64核)，英特尔的Teraflop(80核)，加州大学戴维斯分校的167核计算平台。

容错性设计传统上只用于对稳定性要求特别高的领域，比如宇航和军用，但是在深亚微米乃至纳米工艺下，越来越高的集成度以及越来越多的互联器件使得我们很难在可以接受的良品率下保证芯片被正确地制造，而且在芯片的使用寿命过程中由于材料老化、电迁移(EM)和栅氧击穿(OBD)等原因造成的永久性故障也越来越明显。随着“摩尔定律”的演进、集成度的增加和单芯片晶体管的数量不断增加，永久性故障的出现将会更加频繁。正如英特尔的研究人员在欧洲测试座谈会的一篇邀请报告中指出的一样，在下一个十年里，我们可以看到单芯片中集成有一千亿只晶体管，这是好消息，因为我们可以集成进更多的功能，植入成百上千的IP核，但坏消息是：200亿只晶体管会在制造中产生缺陷，更有100亿只晶体管会在第一年使用过程中失效。

当芯片的一部分失效的时候，如何确保其他部位还可以正常工作，对于多核处理器来说，容错性设计已经上升到和性能(能量效率)、易编程性同等重要的地位，而且对于多核处理器来说，内在的冗余性使其在容错性方面具有天然的优势。现有的容错路由方案都不同程度的存在着这样那样的局限性，在这种背景下，本发明提出了一种超低复杂度、扩展性能优越和可重配置能力强的容错路由算法。

发明内容

本发明的目的在于针对Mesh拓扑结构的片上网络(Network-on-Chip)，提出一种超低复杂度、扩展性能优越和可重配置能力强的容错路由算法，硬件开销可以保持恒定而不随系统规模的扩大而增加，当新的节点出错的情况下，系统可以通过简单的重新配置之后仍旧能够正常工作，同时其硬件复杂度相对传统容错路由算法可以做到更小。

本发明方法采取一种“分而治之”的策略，将2维mesh分成若干个区域，包括4个角部区域，4个边界区域和1个中心区域，每个区域采用各自的容错路由策略(如图2所示)，各个区域单独可以容纳位于该区域的各种出错形式，同时它们又可以很好的协同工作以容纳那些跨越若干区域的出错情况，在没有节点出错的条件下，这三种路由策略又可以退化归并为一种。还有这几种方法硬件实现的开销必须大致近似，以便较好的嵌进规则mesh的瓦片结构。同时几个区域之间的接口设计也必须进行最大限度的简化，最好是保证几种方法的内在一致性，以便更好的整合。

鉴于路由表法不太适用于功耗受限的片上网络系统，同时查表法访问延时的不可扩展和开销随系统的规模指数级的增长，我们采取纯逻辑电路实现的方式以克服这些问题。

本发明在路由器的东、南、西、北四个输出端口都定义了若干个比特位，包括2个路由限制位和一个连接位，其中路由限制位表征从某个端口输出时能否在下一跳进行某个方向的跳转，比如Rns意味着从当前节点的北端口输出后下一步能否向南部转弯，其他限制位可以类似的解释；连接位则表征从某一端口看出去跟周围的节点是否连接(‘1’则连接，‘0’则断开)，比如Cn为‘0’意味着跟北方的节点断开了或者该节点已经是Mesh结构的边缘。通过高度优化的路由运算逻辑，可以非常高效简单的表达出路由算法。

容错路由方案主要分为以下几步：

1)根据当前节点位置和目标节点位置的相对信息，给出初步的的方位信息(N1，S1，E1，W1)；比如目标节点在当前节点的东北方位，则N1和E1均为‘1’；

2)根据路由限制位信息和第一步求解的大致方位信息，给出候选的路由输出端口信息N2，S2，E2，W2，计算如公式(1)所示；同样以目标位置在当前节点的东北方位为例，如果北边输出可以在下一跳转向东的路由限制位Rne设为‘1’，那么根据公式(1)，N2为有效的输出端口候选位，其中表征目标节点在当前节点的非东方，其他的符号如Rnw和可以类似的理解。