[发明专利]存储器控制方法和存储器控制装置

说明书

技术领域

本发明涉及存储器的存取控制。

背景技术

FIFO(先入先出)是众所周知的控制RAM(随机存取存储器)的方法。接下来描述对RAM的FIFO存取控制。图8示意性地示出FIFO存取控制。

如图8所示，根据FIFO存取控制，初始，将第一至第十数据项按该顺序写入RAM的地址0～9中。接着，在已写入的数据项被覆写之前，读取第一至第十数据项。之后，按顺序写入第一至第十数据项。

接下来描述FIFO存取控制的存取时序。图9示出常规RAM的控制时序。顺带提及的是，图9中将数据写入一个地址的间隔为20个时钟。而且，从每个地址读取数据占用一个时钟；接连读出数据。

如图9所示，每次按20个时钟的间隔对RAM输入“写入使能”时，写入指针顺序地指向RAM的地址0～9，并且将10个数据项写入地址0～9。在操作期间，写入一个数据项占用20个时钟，这意味着将数据项写入地址0～9要占用200个时钟。而且，在将数据项写入RAM的最后一个地址9之后局部执行对已写入数据项的读取。在操作期间，读出一个数据项占用1个时钟，这意味着从地址0～9中读出数据项占用10个时钟。顺带提及的是，读取指针指向顶部地址，从该地址读取数据。因此，当没有向RAM输入“读取使能”时，读取指针保持在地址0。

然而，问题是根据以上的FIFO存取控制方式，可以读取数据的时间段或者说可读取时间段较短。写入指针在指向最后一个地址9之后，指向第一个地址0。接着，数据被覆写。因此，必需在向最后一个地址9写入数据之后且在向第一个地址0写入数据之前，读取数据。

为了解决可读取时间段短的问题，普遍采用另一种存取控制方法：将RAM的部分地址用作冗余块。图10是示意性地示出将部分RAM地址用作冗余块的存取控制的图。顺带提及的是，在图10中，与图8中示出的RAM相比，多了两个地址。然而，假定将10个数据项写入RAM。图11示出当将部分RAM地址用作冗余块时的存取控制时序。

如图10所示，根据使用冗余块的存取控制，首先，将10个数据项顺序地写入12个地址中的地址0～9。接着，读取出已写入的10个数据项。之后，将10个数据项顺序地写入地址10、11以及0到7。也就是说，在任何情况下，将已写入第10个数据项的地址之后的两个地址的块留出用作冗余块。以此方式，设置冗余块用于读取或写入数据，因而延长了从第10个数据项被写入至下一个数据项覆写第1个数据项之间的时段。更具体地讲，如图11所示，与以上存取控制方式相比，可读取时间段的延长量等于构成冗余的地址的数量。

接下来描述与使用冗余块的存取控制相关的结构。图12示出将部分地址用作冗余块的RAM的控制结构。

如图12所示，设置写入使能生成部、写入地址生成部、读取使能生成部和读取地址生成部来控制RAM。在RAM中，如上所述，设置了存储区0～11，每个存储区的容量为10位(bit)。而且，在RAM周围设置了用于临时保存写入数据的10位触发器和用于临时保存读取数据的10位触发器。

写入使能生成部生成针对RAM的1位“写入使能”。在写入使能生成部和RAM之间，设置1位触发器以临时保存“写入使能”。写入地址生成部生成4位写入地址作为RAM的写入指针。在写入地址生成部和RAM之间，设置4位触发器以临时保存写入地址。读取使能生成部生成针对RAM的1位“读取使能”。在读取使能生成部和RAM之间，设置1位触发器以临时保存“读取使能”。读取地址生成部生成4位读取地址作为RAM的读取指针。在读取地址生成部和RAM之间，设置4位触发器以临时保存读取地址。

接下来描述读取地址生成部的操作。图13示出常规的读取地址生成部的操作。

如图13所示，首先，读取地址生成部确定“预读取使能”是否为“1”(S901)，该“预读取使能”指由读取使能生成部生成且有待输入到RAM中的“读取使能”。

当“预读取使能”为1时(S901：是)，读取地址生成部确定读取地址是否为“11”(S902)。

当读取地址为“11”时(S902：是)，读取地址生成部将0赋值给“下一个读取地址”，该地址是有待触发器保存的读取地址(S903)。

另一方面，当读取地址不是“11”时(S902：否)，读取地址生成部将通过把读取地址加1获得的值赋值给“下一个读取地址”(S904)。

以此方式，根据将部分RAM地址用作冗余块的常规控制方法，每次读出数据时，都对“下一个读取地址”加1。

[专利文件1]日本特开No.2002-278831