[发明专利]金属栅极结构及其制造方法

说明书

技术领域

本发明涉及一种半导体元件及其制造方法，且特别是涉及一种金属栅极结构及其制造方法。

背景技术

传统半导体工艺中，大多是使用氧化硅(SiO₂)为栅介电层，但随着集成电路产业的快速发展，为了提高元件的集成度并增加其驱动能力，必须将整个电路元件大小的设计往尺寸缩小的方向前进。当栅极的线宽设计缩小时，而栅介电层的厚度也必须随之变薄，如此会造成直接隧穿(direct tunneling)机率的增加，进而引起栅极漏电流(leakage current)急遽增加。为解决此问题，具有高介电常数(high-k)的介电层，成了众所瞩目的栅介电层材料。

但是，因为高介电常数材料的使用会降低迁移率及元件可靠度，目前要将高介电常数的介电层整合入晶体管，仍然遭遇到一些技术性的困难。另外，随着栅介电层的厚度的变薄，硼原子隧穿(B penetration)与多晶硅栅极耗层(poly depletion)的现象更加严重。其中，硼原子隧穿可通过掺杂少量氮于氧化层中予以缓和，但多晶硅栅极耗层的影响却难以避免。再加上，由于高介电常数的介电层的使用会使元件的临界电压增加，而使高介电常数的介电层无法与多晶硅栅极整合在一起。因此，有人提出以金属栅极(metal gate)取代多晶硅的作法，除了可以免除多晶硅栅极耗层外，亦可降低栅极寄生电阻。

图1为已知金属栅极结构的局部剖面示意图。请参照图1，金属栅极结构100是堆叠于半导体基底101上，其包括栅介电层110、金属栅极120以及多晶硅层130，且其形成方法是在半导体基底101上依序沉积具有高介电常数的介电材料层、金属层以及多晶硅材料层，之后再对这些膜层进行图案化工艺，以形成由栅介电层110、金属栅极120以及多晶硅层130堆叠而成的栅极结构100。

然而，在将多晶硅层沉积于金属材料层上时，由于金属层对多晶硅材料层的沉积有催化作用，使得多晶硅材料层因沉积速率不均而产生缺陷，导致在后续的图案化工艺中因曝光失焦而无法精准地形成所需尺寸的栅极结构100。此外，具有缺陷的多晶硅层130在后段蚀刻工艺中也会产生蚀刻轮廓不佳的问题。

发明内容

有鉴于此，本发明提供一种金属栅极结构的制造方法，其可避免硅层产生缺陷，以提高工艺良率。

本发明再提供一种金属栅极结构，以同时兼顾元件效能与工艺良率。

本发明提出一种金属栅极结构的制造方法，其先在半导体基底上形成具有高介电常数的栅介电层，接着在栅介电层上方形成第一含金属层(metal-containing layer)，其中此第一含金属层具有远离栅介电层的表面。然后，对第一含金属层的上述表面进行表面处理，以提高此表面的含氮量。接续，在第一含金属层的上述表面上形成硅层。之后，图案化栅介电层、第一含金属层及硅层，以形成堆叠结构。

在本发明的优选实施例中，上述表面处理为快速高温氮化(rapid thermalnitridation，RTN)处理工艺。

在本发明的优选实施例中，上述快速高温氮化处理工艺的工作温度大于摄氏500度。

在本发明的优选实施例中，上述快速高温氮化处理工艺的工作气体包括氮气或氨气。

在本发明的优选实施例中，上述表面处理包括干式处理或湿式处理。

在本发明的优选实施例中，上述表面处理是采用等离子体进行干式处理。

在本发明的优选实施例中，上述表面处理是采用含铵的液体进行湿式处理。

在本发明的优选实施例中，上述第一含金属层的材料包括氮化钛、氮化钽或氮化铝。

在本发明的优选实施例中，形成上述第一含金属层的方法包括物理气相沉积、化学气相沉积或原子层沉积。

在本发明的优选实施例中，还包括在形成上述第一含金属层时，改变含氮气体的通入浓度，以使所形成的第一含金属层中的含氮量在垂直其表面的方向上非均化。

在本发明的优选实施例中，上述金属栅极结构的制造方法还包括在半导体基底上形成具有开口的介电层，其中此开口暴露出上述堆叠结构。接着，移除硅层以暴露出第一含金属层的表面。然后，此开口内填入第二含金属层，以使其覆盖开口的侧壁及第一含金属层的表面，之后再于第二含金属层上形成导电层。

在本发明的优选实施例中，上述金属栅极结构的制造方法还包括在形成上述栅介电层前，在半导体基底上形成中介层(inter layer)。