[发明专利]集成电路3D存储器阵列及其制造方法

说明书

技术领域

本发明是有关于高密度存储器元件，且特别是有关于其中多个存储器单元平面经配置以提供三维(three-dimensional，3D)阵列的存储器元件。

背景技术

随着集成电路中的元件的关键尺寸缩减至一般存储器单元技术的限值，设计者一直在寻找用于叠层多个存储器单元平面以达成较大储存容量且达成每位的较低成本的技术。举例而言，在Lai等人的「A Multi-LayerStackable Thin-Film Transistor(TFT)NAND-Type Flash Memory」(IEEE国际电子元件会议，2006年12月11日至13日)中；以及在Jung等人的「ThreeDimensionally Stacked NAND Flash Memory Technology Using StackingSingle Crystal Si Layers on ILD and TANOS Structure for Beyond 30nmNode」(IEEE国际电子元件会议，2006年12月11日至13日)中，将薄膜晶体管技术应用于电荷捕集存储器技术。

而且，在Johnson等人的「512-Mb PROM With a Three-DimensionalArray of Diode/Anti-fuse Memory Cells」(2003年11月的IEEE固态电路期刊第38卷11期(IEEE J.of Solid-State Circuits，vol.38，no.11))中，已将交叉点阵列(cross-point array)技术应用于反熔丝(anti-fuse)存储器。在Johnson等人描述的设计中，提供多个字线层及位线层，其中在交叉点处具有存储器构件。存储器构件包括连接至字线的p+多晶硅阳极，以及连接至位线的n-多晶硅阴极，其中阳极与阴极通过反熔丝材料而分离。

在Lai等人、Jung等人以及Johnson等人描述的工艺中，针对每一存储器层存在若干关键光刻步骤。因此，制造元件所需的关键光刻步骤的数目由所构建的层的数目倍增。关键光刻步骤是昂贵的，且因此需在制造集成电路的过程中使关键光刻步骤减至最少。因此，尽管使用3D阵列达成较高密度的益处，但较高制造成本限制所述技术的使用。

在Tanaka等人的「Bit Cost Scalable Technology with Punch and PlugProcess for Ultra High Density Flash Memory」(2007VLSI技术讨论会技术论文汇编(2007Symposium on VLSI Technology Digest of TechnicalPapers)；2007年6月12日至14日，第14至15页)中描述另一结构，其在电荷捕集存储器技术中提供垂直「反及」(NAND)单元。Tanaka等人描述的结构包含具有类似于NAND栅而操作的垂直通道的多栅极场效晶体管结构，其使用硅-氧化物-氮化物-氧化物-硅(silicon-oxide-nitride-oxide-silicon，SONOS)电荷捕集技术来在每一栅极/垂直通道界面处产生储存位点。所述存储器结构是基于配置为用于多栅极单元的垂直信道的半导体材料柱，其具有邻近于基板的下部选择栅极、位于顶部的上部选择栅极。使用与所述柱相交的平面电极层来形成多个水平控制栅极。用于控制栅极的平面电极层不需要关键光刻，且因此节省成本。然而，在上述垂直单元的每一者的顶部及底部需要关键光刻步骤。而且，在可以此方式成层的控制栅极的数目上存在限制，所述数目由诸如垂直通道的传导性、所使用的编程及擦除过程等因素决定。

需要提供一种具有较低制造成本的用于三维集成电路存储器的结构，其包含可靠的、非常小的存储器构件。

发明内容

有鉴于此，本发明的主要目的在于提供一种3D集成电路3D存储器阵列及其制造方法。该存储器元件是基于电极柱阵列及多个电极平面的，所述多个电极平面在界面区与所述电极柱相交，所述界面区包含存储器构件。可使用二维译码来选择所述电极柱，且可使用第三维上的译码来选择所述多个电极平面。