[发明专利]一种欠压锁存电路

说明书

技术领域

本发明涉及一种模拟集成电路中启动电路的欠压锁存技术，尤其是涉及一种欠压锁存电路。

背景技术

电源芯片上电启动时，电源会通过电源芯片输入端的等效电阻和电容对电源芯片进行充电，使得电源芯片的电源电压稳定上升，直到电源电压上升到电源芯片的开启电压时电源芯片才开始正常工作。然而当使用该电源芯片的系统的负载电流较大时，有可能会将电源芯片的电源电压拉低到电源芯片的开启电压以下，这样将出现系统一开启就被关断的现象。为了保证电源芯片正常进入启动状态且稳定工作，同时也为了电源芯片工作时电源电压的波动不会对电源芯片的集成电路和应用该电源芯片的系统造成损害，一般需要使用欠压锁存(UnderVoltage LockOut，UVLO)电路对电源芯片的电源电压实时监控和锁存。

图1给出了电源管理类集成电路的一种欠压锁存电路，其包括电源分压电路11、第一比较器12、第二比较器13、用于提供带隙基准参考电压的基准电压源14和主要由一些逻辑器件组成的逻辑电路15，电源分压电路11的输入端接电源电压，电源分压电路11分别与第一比较器12的正向输入端和第二比较器13的反向输入端相连接，基准电压源14分别与第一比较器12的反向输入端和第二比较器13的正向输入端相连接，第一比较器12的输出端和第二比较器13的输出端相连接，且其公共连接端与逻辑电路15的输入端相连接，逻辑电路15的输出端输出欠压锁存电压信号，该欠压锁存电压信号作为电源芯片的集成电路的输入信号。这种欠压锁存电路由于主要由比较器和基准电压源组成，因此其所使用的元器件较多、占用面积较大，且响应时间较慢。

发明内容

本发明所要解决的技术问题是提供一种结构简单、器件少、占用面积小，且响应时间快的欠压锁存电路。

本发明解决上述技术问题所采用的技术方案为：一种欠压锁存电路，包括施密特触发器、用于稳定所述的施密特触发器的输入端的电压的齐纳二极管和用于维持所述的齐纳二极管稳压时的工作电流的电流偏置，所述的电流偏置具有第一连接端和第二连接端，所述的电流偏置的第一连接端接电源电压，所述的电流偏置的第二连接端分别与所述的施密特触发器的输入端和所述的齐纳二级管的阴极相连接，所述的齐纳二极管的阳极接地，所述的施密特触发器的输出端输出电压信号。

所述的电流偏置主要由电阻和电容组成，所述的电阻和所述的电容并联连接，所述的电阻的第一端与所述的电容的第一端相连接构成所述的电流偏置的第一连接端，所述的电阻的第二端与所述的电容的第二端相连接构成所述的电流偏置的第二连接端。

所述的施密特触发器主要由第一NMOS管、第二NMOS管、第三NMOS管、第四PMOS管、第五PMOS管和第六PMOS管组成，所述的第四PMOS管的源极、所述的第四PMOS管的衬底、所述的第五PMOS管的衬底、所述的第六PMOS管的衬底和所述的第三NMOS管的漏极均接电源电压，所述的第四PMOS管的漏极与所述的第五PMOS管的源极相连接，且其公共连接端与所述的第六PMOS管的源极相连接，所述的第四PMOS管的栅极、所述的第五PMOS管的栅极、所述的第二NMOS管的栅极和所述的第一NMOS管的栅极相连接作为所述的施密特触发器的输入端，并与所述的电流偏置的第二连接端相连接，所述的第五PMOS管的漏极与所述的第二NMOS管的漏极相连接，所述的第二NMOS管的源极与所述的第一NMOS管的漏极相连接，且其公共连接端与所述的第三NMOS管的源极相连接，所述的第二NMOS管的衬底、所述的第一NMOS管的衬底、所述的第一NMOS管的源极、所述的第三NMOS管的衬底和所述的第六PMOS管的漏极均接地，所述的第六PMOS管的栅极与所述的第三NMOS管的栅极相连接，所述的第五PMOS管的漏极与所述的第二NMOS管的漏极的公共连接端与所述的第六PMOS管的栅极与所述的第三NMOS管的栅极的公共连接端相连接作为所述的施密特触发器的输出端。

所述的施密特触发器的输出端连接有逻辑电路，所述的逻辑电路的输入端与所述的施密特触发器的输出端相连接，所述的逻辑电路的输出端输出欠压锁存电压信号。

所述的逻辑电路主要由反相器组成，所述的施密特触发器的输出端与所述的反相器的输入端相连接，所述的反相器的输出端输出欠压锁存电压信号。