[发明专利]金属互连结构的制作方法及平坦化工艺

说明书

技术领域

本发明涉及半导体制造领域，且特别涉及一种金属互连结构的制作方法及平坦化工艺。

背景技术

近年来，随着半导体集成电路制造技术的发展，集成电路中所含的器件的数量不断增加，器件的尺寸也因集成度的提升而不断地缩小，因此对于良好的线路连接的要求也越来越高。现有技术的集成电路元件逐渐采用小尺寸、高密度的多层立体布线，光刻工艺中对解析度和焦点深度的限制越来越高，因此对晶圆的表面平整度有较高的要求，特别当需要三层或者四层以上的金属层时，对平坦化技术的需求更显得重要。化学机械研磨(Chemical Mechanical Polishing，CMP)是实现晶圆平坦化的主要技术。

半导体的金属互连工艺中通常使用铝或者铜作为金属互连结构的金属层，但是随着器件尺寸的减小，结构越来越复杂，铝线的缺点越来越明显，包括响应延迟(用RC表征)增大等。由于铜具有良好的导电性能和优异的电迁移特性，铜互连逐渐取代了铝互连。无论是铜互连还是铝互连，一般来说，所构成的金属互连结构包括半导体衬底，沉积在半导体衬底上电介质层，其中电介质层蚀刻有多个凹槽，阻挡层沉积在上述结构表面，金属层沉积在阻挡层上。

CMP工艺通常包括三步，在CMP工艺的第一阶段(Platen1，P1)，通过较大的MRR(Material Removal rate，材料去除率)去除大量的金属以及表面的波形结构形成初步平坦化；第二阶段(Platen2，P2)，通过降低研磨速率的方法用相对较小的MRR去除剩余的金属，并通过终点侦测技术(Endpoint)以精确控制研磨终点使研磨停在阻挡层上，在到达研磨终点时为了确保所有电介质表面上的金属都已经被去除而达到隔离目的，还要进行一定时间的过度抛光(overpolish，OP)处理；最后缓冲(buff)阶段(Platen3，P3)去除阻挡层(Ti/TiN)和一定量的电介质以进一步提高表面平坦化程度，减少缺陷，并用大量的去离子水(DIW)清洗研磨垫和晶圆。

在实际生产中，CMP工艺后会产生很多缺陷，最常见的是金属、化学品、研磨液及微粒子(particle)残留，以及金属表面腐蚀(corrosion)及弹坑(crater)缺陷等表面刮伤缺陷(Scratch)。

晶圆表面的上述缺陷可能会造成半导体元件p-n接面的漏电、缩减少数载子的生命期以及降低元件栅极氧化层的崩溃电压，微粒的附着则会影响微影工艺图案转移的真实性，导致电路结构短路等等，严重的甚至造成晶圆报废。因此，在CMP工艺中，如何有效的去除晶圆表面的这些缺陷已经成为现有技术亟需解决的技术难题。

发明内容

本发明提出一种金属互连结构的制作方法及平坦化工艺，其能够有效改善进行研磨处理后的金属表面状况，去除大部分金属表面缺陷，从而提高金属互连的质量。

为了达到上述目的，本发明提出一种金属互连结构的制作方法，包括下列步骤：

提供一半导体衬底；

在所述半导体衬底上沉积电介质层，所述电介质层包括依次层叠的绝缘层和缓冲氧化层；

蚀刻所述电介质层至露出半导体衬底以形成凹槽；

在上述结构表面沉积阻挡层；

在凹槽中填充金属层形成金属插塞；

通过化学机械研磨去除上述结构表面的金属层、阻挡层和部分缓冲氧化层；

对所述缓冲氧化层进行回蚀刻，进一步去除部分缓冲氧化层。

可选的，所述绝缘层的材料为硼磷硅玻璃。

可选的，所述绝缘层的厚度为7500埃～7900埃。

可选的，所述电介质层的材料为氧化硅。

可选的，所述电介质层的厚度为7500埃～7900埃。

可选的，所述阻挡层的材料为Ti或TiN。

可选的，所述阻挡层的厚度为205埃～215埃。

可选的，所述金属层的材料为钨金属。

可选的，所述缓冲氧化层的材料为氧化硅。

可选的，所述缓冲氧化层的厚度为1930埃～2070埃。

可选的，所述进行化学机械研磨处理所去除的缓冲氧化层厚度为700埃～750埃。

可选的，所述回蚀刻去除的缓冲氧化层厚度为50埃～100埃。

可选的，所述回蚀刻采用O₂和CF₄对缓冲氧化层进行干法蚀刻。

可选的，所述O₂的流量为1700sccm～1900sccm，所述CF₄的流量为850sccm～950sccm。