[发明专利]P沟道JFET与双极混合集成电路及制作工艺

说明书

技术领域

本发明涉及一种P沟道JFET与双极混合集成电路及制作工艺，属于半 导体硅器件与集成电路制造技术领域。

背景技术

集成电路分类方法多种多样，若按结构分则有单片集成电路和混合集成 电路。单片集成电路又分为双极型、MOS集成电路。双极集成电路是半导体 集成电路中最早出现的电路形式，这种电路采用的有源器件是双极晶体管， 双极集成电路的特点是速度高、驱动能力强，缺点是功耗较大，集成度相对 较低。现有混合集成电路为双极-BiCMOS集成电路，同时包括双极和CMOS晶 体管的集成电路为BiCMOS集成电路，这种集成电路除具有双极集成电路的 上述优点外，还具有CMOS集成电路的功耗低、抗干扰能力强和集成度高等 优势。但这种集成电路存在制作工艺复杂的缺点。

申请人检索有关国内外专利如：H01L21/355关于：“场效应晶体管(5)、 H01L21/227关于“具有PN结栅的(5)”、H01L21/70关于“由在一共用基片 内或其上形成的多个固体组件组成的器件或其部件的制造或处理；集成电路 器件或其部件的制造”、H01L21/82关于“制造器件，如集成电路，每一个由 许多元件组成〔2〕”、H01L21/8248关于“双极和场效应工艺的结合〔6〕”等 有关专利。

发明内容

本发明的目的是提供一种P沟道JFET与双极混合集成电路及制作工艺， 解决现有混合集成电路存在制作工艺复杂的缺点，通过本发明实现既具有双 极集成电路的速度高、驱动能力强的优点，同时又具有高增益、低功耗、高 阻抗、高电压输出的电路性能。

本发明的目的是通过以下技术方案实现的，一种P沟道JFET与双极混 合集成电路，包括普通双极集成电路，其特征是，在双极集成电路的同一硅 片上设置通过铝引线与双极集成电路相应电连接的P沟道JFET集成电路， 双极集成电路中的双极NPN管与P沟道JFET之间设置上隔离区、下隔离区 彼此隔离。

P沟道JFET的源电极和漏电极沟道之间的P型扩散层区两端设置双极 NPN管的基区扩散区和叠加的P阱深扩散区。

P沟道JFET的P型的沟道是浅沟道。

一种P沟道JFET与双极混合集成电路制作工艺，包括双极集成电路中 双极NPN管、P沟道JFET的工艺流程，其特征是，在上隔离工序与注入工序 之间依次实施包括P阱光刻、P阱刻蚀、P阱氧化、P阱退火的P阱扩散工序； 在P阱扩散工序之后实施双极NPN管的基区扩散工序；在基区去胶与基区退 火之间依次实施包括低硼光刻、低硼注入、低硼去胶的浅沟道工序；在发射 极扩散的电容氧化与接触孔光刻之间依次实施顶栅注入、顶栅退火的浅结扩 散工序。

P沟道JFET的浅沟道P型杂质区是由低浓度P型杂质浅注入退火工艺和 N型栅注入后的浅扩散工艺形成。

P沟道JFET的最终沟道高度由结深更浅的顶栅扩散决定；顶栅扩散前的 离子注入是用高能注入条件下的薄氧化层掩蔽进行的，所需要的浅注入深度 约等于该能量下离子直接注入硅中深度减去氧化层厚度；顶栅高能离子注入 也可增加底栅N区的浓度以提高底栅控制的灵敏性。

薄氧化层掩蔽所用的氧化层厚度有

浅沟道注入用氧化层掩蔽。

P沟道注入与扩散杂质、P阱扩散杂质与基区扩散杂质都是硼。

顶栅扩散杂质为磷。

本发明的有益效果是：

第一、采用本发明建立的“双极晶体管与P沟道JFFT兼容制造的工艺 流程”将双极管同P沟道JFET同时集成在一个硅片上。

其次：集成电路芯片中各元件的性能达到预定的要求，如得到了饱和漏 电流I_DSS＝5μA～15μA、沟道的宽长比：W/L＝1∶1、夹断电压V_p＝0.8～1.2V 高性能的P沟道JFET和与直流增益h_FE＝100-250、额定电压V_CEO≥30V的NPN 管P沟道JFET与NPN管集成兼容在同一硅片上。

第三、采用本发明，在原有的双极管集成制造工艺基础上规范出双极混 合兼容JFET工艺设计规则和双极混合兼容JFET工艺的PCM管理规范。