[发明专利]一种∑-△分数N频率综合器行为级建模方法

说明书

技术领域

本发明属于无线传播通信技术领域，具体涉及一种考虑了噪声源影响的∑-Δ分数N频率综合器行为级建模方法。

背景技术

锁相环(PLL：Phase-locked loops)系统被广泛应用于手机等无线通信产品的频率综合器(Frequency Synthesizer)中。最开始的时候，频率综合器都是整数N的系统，也即系统输出频率是输入频率的整数倍。为了提高频率综合器的精度和带宽，人们发明了分数N的频率综合器，它的分频倍数可以是分数，因此输出频率可以是输入频率的分数倍。不过，分数倍的频率综合器因为分频率是分数倍的，所产生和累积的相位噪声经常在低频累积从而产生周期性的毛刺脉冲。为了解决这个问题，Riley提出了一种∑-Δ分数N的频率综合器结构，T.A.Riley，M.A.Copeland.Delta-Sigma Modulation in Fractional-N FrequencySynthesis.In IEEE J.Solid State Circuits，vol.28，pp.553-559，May1993。这种结构可以产生一系列的分频值序列，从而把大多数的量化噪声转移到频率综合器的带宽之外，因而可以在获得高精度的同时保持低相位噪声。

在目前的情况下，因为锁相环系统是一个包含数字、模拟、高频以及低频电路的混合系统，人们通常用晶体管级的仿真工具SPICE或者SpectraRF来进行性能仿真。但是，这些仿真器的花费了大量的CPU时间在锁相环系统中的频率相位探测器(PFD：Phase FrequencyDetector)以及∑-Δ调制器等数字逻辑处理步骤上。因此，晶体管级的仿真并不合适自顶向下的锁相环系统设计，尤其是在系统设计的初期。幸运的是，行为级描述语言VHDL-AMS或者Verilog-A等行为级的仿真器可以提供一种快速的仿真方法来弥补上述晶体管级仿真过程中的问题。

尽管目前已经有很多种的文章来对传统的锁相环系统进行行为级的建模，比如A.Demir，E.Liu，A.L.S.Vincertelli and I.Vassiliou.Behavioral Simulation Techniques for Phase/Delay-locked Systems.InIEEE Custom Integrated Circuits Conference，pp.453-456，1994，但是极少有关于∑-Δ频率综合器的行为建模。这其中的部分原因是∑-Δ频率综合器会随着∑-Δ调制器的输出而动态变化，因此将会使得分析它的噪声以及其它性能变得十分艰难。

发明内容

(一)要解决的技术问题

本发明要解决的技术问题是改善现有技术中对传统锁相环系统进行的行为级建模方法，尤其是对噪声源的建模，从而可以在设计的早期分析出频率综合器对于整个无线通信系统的本底噪声以及整个系统灵敏度的影响。

(二)技术方案

为解决上述技术问题，本发明提供一种∑-Δ分数N频率综合器行为级建模方法，所述∑-Δ分数N频率综合器包括锁相环系统以及∑-Δ调制器；所述锁相环系统包括本振振荡器、相位频率探测器、电荷泵、VCO、滤波器以及分频器；

所述方法包括：

对带有抖动噪声的∑-Δ分数N频率综合器的锁相环系统部分的建模步骤；

对∑-Δ调制器部分的建模步骤。

所述对带有抖动噪声的∑-Δ分数N频率综合器的锁相环系统部分的建模步骤具体包括：

对带有FM噪声模型的VCO和本振振荡器的建模步骤；

对带有PM噪声模型的相位频率探测器、电荷泵和分频器的建模步骤。

所述对带有FM噪声模型的VCO和本振振荡器的建模步骤具体包括：

FM噪声产生模型的建模步骤；

采用VHDL-AMS语言结合所述FM噪声产生模型对VCO模型进行建模的步骤。

所述FM噪声产生模型的建模步骤具体包括：

利用下式获取时钟周期T_k的标准偏差J(k)：