[发明专利]通孔形成方法

说明书

技术领域

本发明涉及半导体制造领域，尤其涉及通孔形成方法。

背景技术

在高密度的集成电路(IC)工艺中，如超大集成电路(VLSI)，需要将金属连线制作成三维空间的多层导线结构。然而，随着IC组件的集成度增加，使得金属连线间的电容效应明显，进而导致RC延迟时间延长、金属连线间的干扰(cross talk)频率增加，因此通过这些金属连线的电流速度变得很慢。为了改善电流的速度，如何降低金属连线的电阻值以及减少金属连线间的寄生电容，成为很重要的工艺问题。现在如果要有效降低金属内连线的电阻值，则需采用低电阻值的金属材质；如果要减少金属内连线之间的寄生电容，则需采用低介电常数的绝缘材料来制作金属连线间的层间介质层(inter layerdielectric，ILD)。

如图1至图3所示，为在层间介质层中形成通孔的方法。如图1所示，提供半导体基底10，所述半导体基底10上形成有金属导线12；在半导体基底10上形成具有低介电常数的层间介质层14，所述层间介质层14覆盖于金属导线12以及半导体基底10暴露的表面上；在所述层间介质层14上形成硬掩膜层16，所述硬掩膜层16可以为氧化硅；在所述硬掩膜层16上定义具有开口图案的光刻胶层18；接着，以光刻胶层18为掩膜，沿开口图案刻蚀硬掩膜层16至露出层间介质层14，形成开口。如图2所示，继续以光刻胶层18为掩膜，沿开口刻蚀层间介质层14，以形成通孔19，其中通孔19暴露出金属导线12表面；最后，进行氧气灰化工艺，将光刻胶层18去除。

在例如申请号200610159332.X的中国专利申请中还能发现更多关于通孔制造的方法。

但是在现有工艺中，当层间介质层14使用低介电系数的有机高分子材料时，由于其材料性质与光刻胶层18的材料性质极为相似，在氧化灰化去除光刻胶的时候，层间介质层14对氧气灰化工艺的抵挡性很差。因此如图3所示，氧气灰化工艺会刻蚀部分层间介质层14，使得通孔19的侧壁15上形成凹洞15a，进而影响后续在通孔19内填充导电层的效果；同时也会破坏低介电系数电介质层，使介质层的介电系数升高，影响器件性能。

发明内容

本发明解决的问题是提供一种通孔形成方法，使层间介质层在光刻胶去除环境中不被损坏，保证介电系数不发生变化；同时提高通孔形成质量。

为解决上述问题，本发明提供一种通孔形成方法，包括：

提供半导体基底，在所述半导体基底上依次形成有金属导线、覆盖所述金属导线及半导体基底的层间介质层、及位于所述层间介质层上的硬掩膜层；

在所述硬掩膜层上形成光刻胶层，所述光刻胶层内具有开口图案；

以所述光刻胶层为第一掩膜，沿开口图案刻蚀部分厚度的硬掩膜层，形成开口；

去除所述光刻胶层之后，以硬掩膜为第二掩膜，沿所述开口，刻蚀残余的硬掩膜层，露出层间介质层的表面；

继续刻蚀层间介质层，直至露出金属导线，形成通孔。

可选的，所述部分厚度范围为

可选的，刻蚀部分厚度的硬掩膜层采用的刻蚀气体为CF₄、CHF₃、N₂和Ar，其中，所述CF₄流量为50SCCM至250SCCM，CHF₃流量为50SCCM至200SCCM，N₂流量为10SCCM至100SCCM，Ar流量为100SCCM至500SCCM。

可选的，所述刻蚀时间为10秒至100秒。

可选的，所述刻蚀的腔体压力为100毫托至300毫托，功率为1000瓦至2000瓦。

可选的，刻蚀残余的硬掩膜层采用的刻蚀气体为CF₄、CHF₃、N₂和Ar，其中，所述CF₄流量为50SCCM至250SCCM，CHF₃流量为50SCCM至200SCCM，N₂流量为10SCCM至100SCCM，Ar流量为100SCCM至500SCCM。

可选的，所述刻蚀时间为10秒至30秒。

可选的，所述刻蚀的腔体压力为100毫托至300毫托，功率为1000瓦至2000瓦。

可选的，所述层间介质层为介电系数小于3.0的材料。

可选的，去除所述光刻胶层的工艺为采用等离子灰化去除。

本发明还提供了一种通孔形成方法，包括：