[发明专利]微处理器及缩短分页表寻访时间的方法

说明书

技术领域

本发明是关于微处理器，特别是关于微处理器的预取(prefetch)数据的方法。

背景技术

现今许多微处理器具有使用虚拟存储器的能力，特别是能够运用一存储器分页机制(memory paging mechanism)。本领域技术人员应能理解，操作系统在系统存储器中所建立的分页表(page tables)是用来将虚拟地址转译成物理地址。根据《IA-32英特尔架构软件开发者手册，第3A册：系统程序设计导引，第1篇，2006年6月》中所描述的x86架构处理器技术(该参考文献全文是以引用方式并入本文中)，分页表可采取阶层方式(hierarchicalfashion)排列。具体说来，分页表包含多个分页表项目(page table entries；PTE)，各个分页表项目储存一物理存储器分页的物理分页地址与物理存储器分页的属性。所谓的分页表寻访(tablewalk)是指提取一虚拟存储器分页地址并使用此虚拟存储器分页地址来寻访(traverse)分页表阶层，用以取得与此虚拟存储器分页地址对应的分页表项目以便将虚拟地址转译成物理地址。

由于物理存储器存取的延迟时间相对较长，加上在分页表寻访过程中可能要对物理存储器进行多重存取，因此执行分页表寻访十分耗时。为了避免因执行分页表寻访而造成的时耗，处理器通常会包含一转译查询缓冲器(Translation Lookaside Buffer；TLB)用以储存虚拟地址及由虚拟地址转译成的物理地址。然而，转译查询缓冲器的大小有限，并且当转译查询缓冲器发生遗失(miss)时还是需要执行分页表寻访。因此，我们需要一种能够缩短分页表寻访的执行时间的方法。

发明内容

本发明提供一种微处理器，包括高速缓存、载入单元以及预取单元。载入单元用以接收第一载入请求信号，第一载入请求信号用以显示第一载入请求信号正载入第一分页表项目。预取单元耦接至载入单元，预取单元用以从载入单元中接收第一快取线的物理地址，第一快取线包含第一载入请求信号所指定的第一分页表项目，预取单元还产生第一请求信号用以预取第二快取线至高速缓存，其中第二快取线为第一快取线之后的下一条快取线。

本发明提供一种缩短分页表寻访时间的方法，适用于具有一高速缓存且支持分页虚拟存储器的一微处理器。上述方法包括检测一第一分页表项目的一第一载入请求信号。上述方法还包括根据检测第一载入请求信号的结果，预取一第二快取线至高速缓存，其中第二快取线为一第一快取线之后的下一条快取线，并且第一快取线包含第一载入请求信号所指定的第一分页表项目。

本发明提供另一种微处理器，包括高速缓存、载入单元以及预取单元。载入单元用以接收第一载入请求信号，第一载入请求信号用以显示第一载入请求信号正载入第一分页表项目。预取单元耦接至载入单元，预取单元用以从载入单元中接收第一快取线的物理地址，第一快取线包含第一载入请求信号所指定的第一分页表项目，预取单元还产生第一请求信号用以预取第二快取线至高速缓存，其中第二快取线为第一快取线之前的上一条快取线。

本发明提供另一种缩短分页表寻访时间的方法，适用于具有一高速缓存且支持分页虚拟存储器的一微处理器。上述方法包括检测一第一分页表项目的一第一载入请求信号。上述方法还包括根据检测第一载入请求信号的结果，预取一第二快取线至高速缓存，其中第二快取线为一第一快取线之前的上一条快取线，并且第一快取线包含第一载入请求信号所指定的第一分页表项目。

为让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下。

附图说明

图1为本发明实施例的微处理器的方块图；

图2为图1中的微处理器的操作流程图。

[主要元件标号说明]

100～微处理器；        102～指令快取；

104～指令转译器；      106～指令配送器；

108～载入单元；        112～数据快取；

114～总线接口单元；    116～转译查询缓冲器；

118～分页表寻访引擎；        122～预取单元；

124～第一快取线；            126～第二快取线；

128～物理存储器；            132～虚拟地址；

134～遗失信号；              136～分页表项目载入请求信号；

138～确认信号；              142～预取请求信号；

144～物理地址。