[发明专利]高介电常数介电层和/或金属栅极元件的制造方法

说明书

技术领域

本发明涉及一种半导体元件的制造方法，尤其涉及一种高介电常数介电层和/或金属栅极元件的制造方法。

背景技术

半导体集成电路(IC)工业已经历快速成长。IC材料和设计的技术进步已造成数世代的IC演进，相较于前一世代，各世代的IC都具有较小及更复杂的电路。然而，上述的进步已增加制造IC和工艺的复杂性，并且为了使这些先进技术得以实现，类似的IC工艺和制造的开发是必要的。

在IC演进的进程中，功能的密度(也即每芯片面积互连的装置的数目)已逐渐地增加，当几何尺寸(也即使用一工艺所能创造出最小元件(或线))已降低。此微缩化的过程通过制造效率和降低相关的成本而增加逐渐地提供益处。此微缩化也产生相对高的功率耗损值，其可通过使用低功率损耗装置例如互补式金属-氧化物-半导体(CMOS)装置而解决。CMOS装置典型地是由栅极氧化层和多晶硅栅极电极所形成。随着构造尺寸持续地减少，因而有一种期望将栅极氧化层和多晶硅栅极电极取代为high-k栅极介电层和金属栅极以改善元件效能。

然而，当集成化一high-k(高介电常数)介电/金属栅极构造在一CMOS技术制造流程时，基于各种不同的因素例如金属不相容性、复杂的工艺、及热预算(thermal budget)，问题也随之发生。例如，high-k栅极介电层引发的议题为较低的热稳定性。有鉴于此，在CMOS技术制造流程中，在一道或多道热工艺循环(例如虚置多晶硅热步骤、间隙子热步骤、及源极和漏极的活化步骤)可导致该high-k栅极介电层的品质降低。

发明内容

为了克服现有技术的缺陷，根据本发明的一实施例，其提供一种高介电常数介电层和/或金属栅极元件的制造方法，包括：提供一半导体基板；形成一栅极结构于该半导体基板之上，该栅极结构包括一虚置介电层及一虚置栅极设置于该虚置介电层之上；自该栅极结构移除该虚置栅极和虚置介电层，由此形成一沟槽；形成一界面层于该半导体基板上；形成一高介电常数介电层于该界面层之上，部分地填入该沟槽；形成一阻挡层于该高介电常数介电层之上，部分地填入该沟槽；形成一顶盖层于该阻挡层之上，部分地填入该沟槽；实施一退火工艺；移除该顶盖层；形成一金属层于该阻挡层之上，且填入该沟槽的剩余部分；以及实施一化学机械研磨法以移除该沟槽外部的各层。

根据本发明另一实施例，一种高介电常数介电层和/或金属栅极元件的制造方法包括：提供一半导体基板；形成一栅极结构于该半导体基板之上，该栅极结构包括一虚置介电层及一虚置栅极设置于该虚置介电层之上；自该栅极结构移除该虚置栅极和虚置介电层，由此形成一沟槽；形成一界面层位于该沟槽的一底部部分；形成一高介电常数介电层于该界面层之上，部分地填入该沟槽；形成一阻挡层于该高介电常数介电层之上，部分地填入该沟槽；形成一顺应顶盖层于该阻挡层之上；之后实施一退火工艺；移除该顶盖层；形成一金属层于该阻挡层之上，且填入该沟槽的剩余部分；以及移除该沟槽外部的各层，由此形成一金属栅极。

根据本发明又一实施例，一种高介电常数介电层和/或金属栅极元件的制造方法包括：提供一半导体基板；形成一栅极结构于该半导体基板之上，该栅极结构包括一虚置介电层及一虚置栅极设置于该虚置介电层之上；形成一层间介电层于该半导体基板和该栅极结构之上；实施一第一化学机械研磨法于该层间介电层，以露出该虚置栅极；自该栅极结构移除该虚置栅极和虚置介电层，由此形成一沟槽；形成一界面层位于该沟槽的一底部部分；形成一高介电常数介电层于该界面层之上，部分地填入该沟槽；形成一阻挡层于该高介电常数介电层之上，部分地填入该沟槽；形成一顺应顶盖层于该阻挡层之上；之后实施一退火工艺；移除该顶盖层；形成一金属层于该阻挡层之上，且填入该沟槽的剩余部分；以及实施一第二化学机械研磨法以移除该沟槽外部的各层，由此形成一金属栅极。

本发明所揭示的方法提供一简单且具有低成本效益的方法，以形成high-k介电层和金属栅极在后形成栅极工艺中，其使用一虚置介电层和虚置多晶硅栅极。因此，由于该high-k介电层经历较低的热工艺(例如施于该high-k介电层较低的热循环)，可以改善于最终元件中的该high-k介电层的品质。此外，在此所揭示的方法和装置利用一顺应的顶盖层，通过低温沉积工艺形成，其可改善在退火工艺中该接口层、high-k介电层、和阻挡层的品质，并且改善在退火工艺后移除该顶盖层的蚀刻工艺。上述优点变得非常重要，对于先进工艺节点中的微小构造，例如32nm、22nm、或更小的节点工艺。

附图说明