[发明专利]半导体存储设备的数据输出电路

说明书

相关申请的交叉引用

本申请要求于2010年3月8日提交的韩国专利申请号为10-2010-0020437的优先权，其全部内容通过引用合并进来。

技术领域

本发明的示例性实施例涉及半导体存储设备，具体而言涉及半导体存储设备的数据输出电路。

背景技术

总的来说，同步于基于外部时钟信号而产生的内部时钟信号，操作同步半导体存储设备的数据输入/输出。这样的同步半导体存储设备可以是SDR(单数据速率)SDRAM(同步动态随机存取存储器)，该SDR SDRAM同步于内部时钟信号的上升沿而输出数据。替代地，所述同步半导体存储设备可以是DDR(双数据速率)SDRAM、DDR2 SDRAM、或DDR3 SDRAM，同步于内部时钟信号的上升沿和下降沿而输出数据。

DDR3 SDRAM一般使用8位的预取方案。所述8位的预取方案是这样的一种方法，即一旦在半导体存储设备的内部产生读命令的情况下，在两个时钟周期期间，从存储单元阵列并行输出8位的数据，然后经由一个数据输入/输出引脚向外部设备串行输出8位的数据。

已知的同步半导体存储设备的数据输出电路可以包括对齐控制信号发生单元和管道锁存单元。

对齐控制信号发生单元响应于在读操作过程中被施加了读命令的列地址，可以产生偶对齐控制信号SOSEB1_R和SOSEB2_R，以及奇对齐控制信号SOSEB1_F和SOSEB2_F。管道锁存单元可以储存从存储体输入的8位的并行数据GIO<0:7>，并且随后响应于偶对齐控制信号SOSEB1_R和SOSEB2_R，以及奇对齐控制信号SOSEB1_F和SOSEB2_F，对存储的数据进行对齐，从而将对齐的数据串行输出。

作为参考，通过将偶对齐控制信号SOSEB1_R和SOSEB2_R，或者偶对齐控制信号SOSEB1_R和SOSEB2_R的反相信号延迟内部时钟信号的半个时钟，可以产生奇对齐控制信号SOSEB1_F和SOSEB2_F。

进一步地，管道锁存单元可以包括偶数据对齐单元和奇数据对齐单元，以确定读突发顺序。偶数据对齐单元响应于偶对齐控制信号SOSEB1_R和SOSEB2_R，可以对并行数据进行对齐，输出第一对齐输出数据，奇数据对齐单元响应于奇对齐控制信号SOSEB1_F和SOSEB2_F，可以对并行数据进行对齐，输出第二对齐输出数据。

图1示出了已知的同步半导体存储设备的数据输出电路中的偶数据对齐单元的电路图。

作为参考，由于除了输入信号外，奇数据对齐单元的电路配置与偶数据对齐单元的电路配置大体上相同，因此为了简洁将省略其具体说明。

偶数据对齐单元10包括第一级多路复用器12和第二级多路复用器14，以执行二步的多路复用操作。第一级多路复用器12响应于第一偶对齐控制信号SOSEB1_R，选择偶数据DO01R和偶数据DO23R中的一个以及偶数据DO45R和偶数据DO67R中的一个。第二级多路复用器14响应于第二偶对齐控制信号SOSEB2_R，选择第一级多路复用器12的输出中的一个输出，以输出第一对齐输出数据ARDO。

如上所述，已知的管道锁存单元响应于偶对齐控制信号SOSEB1_R和SOSEB2_R或者奇对齐控制信号SOSEB1_F和SOSEB2_F，通过顺序地控制第一级多路复用器12和第二级多路复用器14，可以执行二步的多路复用操作。因此，所述已知的管道锁存单元可以确定输出数据的读突发顺序。然而，由于上面的二步的多路复用操作，增加了异步通道的可能性，而这影响了列地址存取时间(“tAA”)，该列地址存取时间代表将由读命令输出的数据的速率。并且，因为偶数据对齐单元和奇数据对齐单元中的每一个都包括二级多路复用器，会产生由于增加的异步通道的可能性而导致的偏移。

发明内容

本发明的示例性实施例涉及半导体存储设备的数据输出电路，其通过实现用于确定读突发顺序的具有一级多路复用器的数据对齐单元，能够减少/最小化异步通道的可能性和偏移。因此，通过提高tAA而防止同步存储设备发生故障。

进一步地，本发明的其它示例实施例涉及半导体存储设备的数据输出电路，其通过简化数据对齐单元的结构并且减少/最小化数据对齐单元的门的级数，可以提高数据传输速率。

本发明的另外的示例实施例涉及半导体存储设备的数据输出电路，其通过实现具有多个触发器的对齐信号发生单元，能够提高tCK裕度。