[发明专利]延迟锁定环及其驱动方法

说明书

相关申请的交叉引用

本申请要求2009年12月29日提交的韩国专利申请No.10-2009-0133433的优先权，其全部内容通过引用合并在本文中。

技术领域

本发明的示例性实施例涉及集成电路，更具体地涉及半导体存储器件的延迟锁定环和延迟锁定环的驱动方法。

背景技术

诸如动态随机存取存储器(DRAM)的半导体存储器件在其集成度和操作速度方面不断得到改进。为了提高操作速度，已经开发了被设计成与从存储芯片外部提供的时钟(即外部时钟)同步工作的同步存储器件。这种同步存储器件可以使用延迟锁定环(DLL)以通过将外部时钟延迟预定的时间来产生内部时钟，使得数据正好与该外部时钟的上升沿和下降沿同步地输出。

DLL产生内部时钟，其中，存储器件内的延迟要素被补偿以与外部时钟同步。由DLL执行的这一过程被称为延迟锁定。延迟锁定状态是指参考时钟(REFCLK)与反馈时钟(FBCLK)彼此同步的状态。典型的DLL通过调节延迟量来实现反馈时钟(FBCLK)与参考时钟(REFCLK)之间的同步。

图1是典型的DLL的方框图。

参考图1，DLL包括缓冲单元100、相位比较单元110、延迟控制单元120、可变延迟单元130、以及延迟模型单元140。

缓冲单元100被配置为对外部时钟EXTCLK进行缓冲，并将缓冲后的外部时钟作为参考时钟REFCLK传送给DLL。相位比较单元110被配置为将比较参考时钟REFCLK的相位与反馈时钟FBCLK的相位进行比较，而延迟控制单元120被配置为响应于相位比较单元110的输出信号来产生延迟控制信号CTR。可变延迟单元130被配置为响应于延迟控制信号CTR，来对参考时钟REFCLK进行延迟。延迟模型单元140被配置为反映可变延迟单元130的输出信号的实际时钟/数据路径的延迟，并输出反馈时钟FBCLK。

反馈时钟FBCLK是通过将参考时钟REFCLK调节可变延迟单元130的延迟时间与延迟模型单元140的延迟时间来得到的时钟。DLL将参考时钟REFCLK与反馈时钟FBCLK进行比较，并在这两个时钟具有最小的抖动时输出期望的DLL时钟DLLCLK。也就是说，当完成延迟锁定时，DLL输出DLL时钟DLLCLK。

这种具有常规的闭环结构的DLL在完成延迟锁定之前，必须经历多次反馈操作。因此，可能要耗费许多时间来完成延迟锁定，并且因而可能消耗大量的电流。

发明内容

本发明的示例性实施例涉及能够减少延迟锁定电路的延迟锁定时间和电流消耗的DLL。

根据本发明的一个实施例，提供一种延迟锁定环，包括：延迟脉冲发生单元，被配置为产生延迟脉冲，所述延迟脉冲具有与将时钟信号进行延迟锁定所用的延迟量相对应的脉冲宽度；编码单元，被配置为根据所述延迟脉冲输出编码值；以及延迟线，被配置为根据所述编码值将所述时钟信号进行延迟。

根据本发明的另一个实施例，提供一种延迟锁定环，包括：复制器延迟振荡单元，被配置为产生复制器振荡信号，所述复制器振荡信号具有与复制器延迟相对应的时间段；分频单元，被配置为将所述复制器振荡信号和时钟信号进行分频；脉冲发生单元，被配置为根据所述分频单元的输出信号来产生延迟脉冲，所述延迟脉冲具有与将所述时钟信号进行延迟锁定所用的延迟量相对应的脉冲宽度；编码单元，被配置为根据所述延迟脉冲来输出编码值；以及延迟线，被配置为根据所述编码值将所述时钟信号进行延迟。

根据本发明的再一个实施例，提供一种延迟锁定环，包括：延迟脉冲发生单元，被配置为产生具有某个宽度的延迟脉冲；编码单元，被配置为对所述延迟脉冲进行编码并输出编码值；以及延迟线，被配置为将输入时钟延迟所述编码值，并产生延迟锁定了的时钟，其中，在第三时间段期间，所述延迟脉冲具有逻辑高电平状态，所述第三时间段等于第一时间段与第二时间段之间的差，所述第一时间段与所述输入时钟的整数倍相对应，所述第二时间段是某个复制器延迟时间段。

根据本发明的又一个实施例，提供一种驱动延迟锁定环的方法，包括以下步骤：产生具有某个脉宽的延迟脉冲；对所述延迟脉冲进行编码以输出编码值；以及将输入时钟延迟所述编码值，以产生延迟锁定了的时钟，其中，在第三时间段期间，所述延迟脉冲具有逻辑高电平状态，所述第三时间段等于第一时间与第二时间段之间的差，所述第一时间段与所述输入时钟的整数倍相对应，所述第二时间段是某个复制器延迟时间段。

附图说明

图1是具有闭环结构的典型的DLL的方框图。

图2是根据本发明的一个实施例的DLL的方框图。