[发明专利]一种逐次逼近模数转换器

说明书

技术领域

本发明涉及一种CMOS集成电路的设计，具体涉及一种逐次逼近模数转换 器的电路设计，通过改进其电容阵列的连接结构与方式，实现低功耗、高匹配 度、低寄生、低面积间的折中。

背景技术

现在的电路应用中，模数转换一直是电路的主要模块之一。逐次逼近模数 转换器是一种常用的低功耗模数转换器。而其中决定其速度、功耗、有效位等 性能以及面积的重要部分就是其中的电容阵列部分。

在当今的技术环境下，医疗及个人便携式无线收发电子设备类产品不断发 展，要求电池能够支撑更长的时间，因此要求数字及模拟电路不断向低功耗方 向发展。而数字电路的大规模应用使当今的CMOS工艺向深亚微米发展，这样 虽能有效降低数字电路的功耗，但伴随电源电压的降低和特征尺寸的缩小，模 拟电路模块的设计也变得越来越困难。

高精度低功耗模数转换器已经成为了芯片中的关键技术，在所有模数转换 器中逐次逼近的功耗最低，是近几年在低电压低功耗较高精度领域占据主导的 一种模数转换方式。它通过电容上开关的开启与关断将参考电平经过电容分配 在输出端得到所需的电压值。因此在逐次逼近模数转换器中电容阵列是至关重 要的。在逐次逼近模数转换中只有在电容分配电压时才会有电荷的流动，因此 可以说电容阵列是近似静态而没有电荷流动的状态，所以电容阵列功耗很低。 对于逐次逼近模数转换器来说，如何精确地通过电容将参考电平进行分压变得 十分重要。

如图2和图3所示，是两种传统的电容阵列的电容连接结构示意图。图2 所示的电容阵列连接方式(若单位电容以c表示，那么8c表示八个电容的并 联，而非电容值的单纯倍增，以下雷同)，由于电容数目逐级翻倍，造成器件 面积很大；而图3所示的电容阵列连接方式，虽然电容数目显著减少，但是中 间电容为即与单位电容成一定的比例关系，故匹配性较差。

发明内容

基于以上背景技术介绍，本发明的目的是提出一种逐次逼近模数转换器， 通过对其电容阵列的改进，实现低电压、低功耗、高性能的模数信号转换。

本发明的目的，将通过以下技术方案来实现：

一种逐次逼近模数转换器，所述全差分结构的模数转换器内集成了至少两 个相对于比较器对称的电容阵列，其特征在于：所述电容阵列内的电容分为三 级：数字信号输出端的最高位至第五位设为第一级、第四位与第三位设为第二 级，第二位与最低位设为第三级——选定第一级电容中第七位的电容为单位电 容，高于第七位的第m位电容为由2^m-7个单位电容并联而成，第六位和第五位 的电容分别为由2个和4个单位电容串联而成，第二级和第三级的电容连接方 式与第五位、第六位的相同，各级内每一位的电容相互并联，相邻两级电容阵 列间均串联有3个单位电容。

进一步地，该电容阵列中所有电容均为相同大小形状且等值的正方形电 容。

本发明技术方案的应用实施较之于现有技术，其显著优点体现在：

通过对电容阵列内所有电容以分级连接的结构形式加以改进，能有效减少 电容数目，减小电容面积，提高匹配精度，从而实现该模数转换器低功耗、高 匹配度、低寄生及低面积间的折中。

附图说明

图1是本发明实施例一逐次逼近模数转换器电路框图；

图2是传统逐次逼近模数转换器电容阵列的一种电容连接结构示意图；

图3是传统逐次逼近模数转换器电容阵列的另一种电容连接结构示意图；

图4是本发明实施例电容阵列中各电容的连接结构图；

图5是本发明实施例的SNR仿真示意图。

具体实施方式

以下便以本发明一优选实施例结合附图，详细描述本发明逐次逼近模 数转换器的结构特征及突出优点。

如图1所示的本发明逐次逼近模数转换器的器件整体结构示意图。图示可 见的该10bit超低功耗逐次逼近模数转换器为全差分模数转换器，其常规器件 结构包括比较器(Comp)、相对比较器(Comp)两端对称的电容阵列 (Capacitor array)、产生用于控制电容阵列开关的信号和输出数据保存的寄存 单元(SAR)，以及用于外部接收时钟信号后产生控制比较器和寄存单元的信 号。其中各端口说明如下：

Pin+，Pin-：两个全差分输入信号；

Vref：电容阵列所需要用到的参考电平；