[发明专利]半导体器件

说明书

本申请基于2009年4月16日提交的在先日本专利申请No.2009-100338的并要求其优先权，其全部内容以引用的方式结合在本文中。

技术领域

本发明涉及具有超结结构的电力用的半导体器件。

背景技术

电力控制用的MOSFET(Metal Oxide Semiconductor FieldEffect Transistor，金属氧化物半导体场效应管)等半导体器件例如大部分采用在半导体基板的表面具有栅极，在与表面垂直的方向上流过电流的结构(纵型)，被用作开关元件等。

在纵型的MOSFET中，导通电阻较大地依赖于传导层(漂移层)的电阻，但由于需要耐压，所以在提高漂移层的杂质浓度上存在限制。即，在元件耐压与导通电阻中存在折衷选择(trade-off)的关系，作为改善该折衷选择的关系的MOSFET的一个例子，已知有将漂移层设为由交替排列的n型柱(pillar)层与p型柱层构成的超结结构(以下还称为SJ结构)的技术。

SJ结构通过使包含在n型柱层与p型柱层中的填充量(杂质量)相同，虚拟地制作无掺杂层，保持高耐压，并且通过高掺杂的n型柱层流过电流，从而可以实现超过了材料界限的低导通电阻。

半导体器件的SJ结构形成在形成有晶体管的元件区域以及包围其周围的没有形成晶体管的终端区域(元件包围区域)中的情况较多。在元件周围区域成为与元件区域的n型柱层相同程度的杂质(施主)浓度的制造工艺中，为了回避终端耐压降低，而在元件周围区域中形成了SJ结构。即使在元件周围区域形成了SJ结构，与元件区域相比，元件周围区域的耐压降低，存在使半导体器件整体引起破坏或可靠性降低这样的问题。具体而言，产生起因于由于元件周围区域中的局部电场集中而引起的漏电流的耐压降低、通过由于局部电场集中而引起的热载流子被捕捉到元件周围区域的绝缘膜中而导致的耐压变动等。

因此，例如，有如下半导体器件：设为使与非活性区域(元件周围区域)的n型柱层的条纹平行的部分的宽度小于活性区域(元件区域)的n型杂质层的宽度，且使与非活性层的p型柱层的条纹平行的部分的宽度大于活性区域的p型柱层的宽度的并列结构，而且，在非活性层中，与n型柱层相比增加p型柱层的总杂质量，将总杂质量设为平衡的结构。日本特开2005-260199号公报示出了该种半导体器件。

该种半导体器件由于回避了处于元件周围区域的源电极侧的电场集中，所以可以抑制在源电极侧发生的耐压降低。但是，该半导体器件在元件周围区域的与元件区域相反的一侧引起电场集中的可能性变高。具有如下问题：半导体器件为了提高良品率，即使制造工艺产生偏差，也需要使由n型柱层与p型柱层的并列配置的方向的宽度以及杂质浓度等决定的杂质量收敛在容许范围内而确保耐压，但仅通过增大元件周围区域的p型柱层的宽度，良品率并不高。

发明内容

本发明提供一种半导体器件，其特征在于，具备：

晶体管，具有第一导电型的第一半导体层、和形成在上述第一半导体层上的元件区域且沿着与上述第一半导体层的表面平行的方向交替排列了第一导电型的第二半导体层以及第二导电型的第三半导体层的柱结构的漂移层；

形成在上述第一半导体层上且与上述元件区域邻接并包围上述元件区域的第一元件周围区域，并相对上述漂移层并行并且交替配置的第一导电型的第四半导体层以及具有比上述第四半导体层多的杂质量的第二导电型的第五半导体层；

在上述第四以及第五半导体层上隔着绝缘膜形成的电极层；以及

形成在上述第一半导体层上且与上述第一元件周围区域邻接并包围上述第一元件包围区域的第二元件周围区域，并相对上述第四以及第五半导体层并行并且交替配置的第一导电型的第六半导体层以及具有比上述第六半导体层少的杂质量的第二导电型的第七半导体层。

附图说明

图1是示意地示出本发明的比较例1的半导体器件的周边部的结构的剖面图。

图2是示意地示出本发明的实施例的包括半导体器件的周边角部的结构的俯视图。

图3是示意地示出本发明的实施例的半导体器件的周边部的结构的图，图3(a)是沿着图2的A-A线的剖面图，图3(b)是沿着图2的B-B线的剖面图。

图4是示意地示出本发明的实施例的半导体器件的周边部的结构，示出过剩地掺杂了p型杂质的状态的剖面图。

图5是示意地示出本发明的实施例的半导体器件的周边部的结构，示出过剩地掺杂了n型杂质的状态的剖面图。

图6是与比较例一起示意地示出本发明的实施例的可以确保半导体器件的耐压的n型柱层以及p型柱层的杂质量比的容许范围的图。