[发明专利]将翻译后援缓冲器同步到扩充的分页表

权利要求书

1.一种对需要同步到扩充的分页表的地址翻译进行高速缓存的 处理器，所述处理器包括：

用于存储从访客地址到主机物理地址的映射的缓冲器；以及

逻辑电路，用于执行将所述缓冲器中存储的所述映射与至少部分 存储在所述扩充的分页表EPT中的对应的映射的同步，所述EPT由 指令的操作数所提供的上下文所引用，所述操作数包括上下文描述符 和EPT指针的至少其中之一。

2.如权利要求1所述的处理器，其特征在于，所述缓冲器包括翻 译后援缓冲器TLB。

3.如权利要求1所述的处理器，其特征在于，所述逻辑电路包括 至少部分基于微码指令工作的逻辑电路。

4.如权利要求1所述的处理器，其特征在于，所述访客地址还包 括访客物理地址。

5.如权利要求1所述的处理器，其特征在于，所述逻辑电路还至 少部分基于从指令的操作数导出的上下文描述符来从所述EPT中选 择映射。

6.如权利要求5所述的处理器，其特征在于，所述逻辑电路还至 少部分基于从所述上下文描述符导出的EPT指针来从所述EPT中选 择映射。

7.如权利要求1所述的处理器，其特征在于，所述逻辑电路还至 少部分基于所述指令的操作数选择所述访客地址。

8.如权利要求2所述的处理器，其特征在于，

所述映射的同步还包括至少部分基于所述EPT中存储的映射来 更新所述TLB中存储的映射；以及

所述对应的映射还包括所述EPT中存储的且与所述TLB中存储 的映射具有相同访客地址的映射。

9.如权利要求2所述的处理器，其特征在于，所述映射的同步还 包括刷新所述TLB中存储的映射。

10.如权利要求1所述的处理器，其特征在于，所述逻辑电路还 至少部分基于指令的操作数来选择所述指令的执行模式。

11.如权利要求2所述的处理器，还包括用于提取所述指令的提 取逻辑，其特征在于，

所述提取逻辑还接收所述指令的第一操作数、所述指令的第二操 作数和所述指令的第三操作数；

所述逻辑电路：

基于从所述指令的第一操作数导出的上下文描述符来选择 至少部分存储在所述EPT中的映射；

至少部分基于所述指令的第二操作数来选择所述访客地址； 以及

至少部分基于所述指令的第三操作数来选择所述指令的执 行模式。

12.如权利要求11所述的处理器，其特征在于，所述指令的执行 模式是如下模式的其中之一：

第一模式，在所述第一模式中，仅将所述TLB中存储的且与所 述访客地址关联的单个映射与所述EPT中对应的映射同步；

第二模式，在所述第二模式中，将所述TLB中存储的且与从所 述上下文描述符导出的EPT上下文关联的所有映射与所述EPT中对 应的映射同步；以及

第三模式，在所述第三模式中，将所述TLB中存储的且与任何 EPT上下文关联的所有映射与EPT中对应的映射同步。

13.如权利要求1所述的处理器，其特征在于，所述访客地址还 包括访客线性地址。

14.一种用于在包括主机和访客的基于虚拟化的系统中将高速缓 存的地址翻译同步到扩充的分页表的方法，所述方法包括：

将至少部分存储在翻译后援缓冲器TLB中的且包括访客地址到 主机物理地址的翻译的映射与至少部分存储在所述基于虚拟化的系 统的扩充的分页表EPT中的对应的映射同步；以及

基于由指令的操作数所提供的上下文所引用的EPT中的对应的 映射来选择同步所述映射，所述操作数包括上下文描述符和EPT指针 的至少其中之一。

15.如权利要求14所述的方法，还包括：

部分基于从所述指令的操作数导出的上下文描述符来选择所述 EPT。