[发明专利]电熔丝电路和电子元件

说明书

本申请是申请日为2007年8月13日、申请号为200710142014.7的在 先申请的分案申请。

技术领域

本发明涉及一种电熔丝电路(electric fuse circuit)和一种电子元件。

背景技术

本申请是基于并且要求2006年8月18日递交的在先日本专利申请 No.2006-223428的优先权权益，其整个内容通过引用结合于此。

图28是说明具有激光熔丝的半导体存储芯片的视图。在具有利用激 光熔丝的冗余存储单元的现代半导体存储器中，通常的做法是将损坏的存 储单元替换为冗余存储单元。激光熔丝是一种非易失性的ROM，其中信 息通过对配线导电层辐射激光束被写入以断开该熔丝(例如，当被连通 时，其是电导电的，即“0”；当被断开时，其是电绝缘的，即“1”)并 且损坏的存储单元的地址在ROM中存储，以便冗余存储单元接手。存在 一种已知的现象，比如当封装时由于所产生的热量等原因，存储芯片1601 中的DRAM的刷新性能的降低。然而，激光束LS在封装之后不能被辐 射。因此，一种方法已经被研究，其中一种电可写的电熔丝被用作非易失 性的ROM，损坏的存储单元的地址被存储在该ROM以实现冗余存储单元 的替换。

图29是一种说明电熔丝电路的示范性配置的图。在下文中，场效应 晶体管被简单地称为晶体管。电熔丝电容器101在电压VRR和节点n3之 间相连。N沟道晶体管102的栅极、漏极和源极分别被连到电压VPP、节 点n3和节点n2，该n沟道晶体管是一种保护晶体管。例如，电压VPP是 3V。n沟道晶体管103的栅极、漏极和源极分别被连到写入信号WRT、节 点n2、地线，该n沟道晶体管是一种写入电路。

下一步，读取电路110的配置将被说明。n沟道晶体管111的栅极、 漏极和源极被分别连接到读取信号RD、节点n2和节点n4。N沟道晶体管 113的栅极、漏极和源极分别连接到节点n5、节点n4和地线。P沟道晶体 管112的栅极、漏极和源极分别连接到节点n5、电压VII和节点n4。例如 电压VII为1.6V。与非门(NAND)电路115的输入端子和输出端子分别 连接到节点n4和信号RSTb的接线、以及节点n5，该与非门电路连接到 电源电压VII。非门(NOT)电路116的输入端子和输出端子分别连接到 节点5和信号EFA的接线。

另外，日本专利申请公开说明书No.2002-197889中的电流截止电路包 括第一场效应晶体管和第二场效应晶体管，其电流通路分别串联连接到第 一熔丝和第二熔丝；连接到第一场效应晶体管的栅极的焊盘电极；电源和 第一场效应晶体管栅极之间连接的负载电阻；以及用于根据一个缺损是否 应该被修复，确定第二场效应晶体管的导通性的熔丝电路。

另外，在日本专利申请公开说明书No.2001-338495中，一种包含在 DRAM冗余行(DRAM-redundant-row)解码器中的半导体存储器装置被 说明，其中多个n沟道MOS晶体管，其每个栅极接收一个分配给对应的 字线(word line)的预解码信号，其在相应熔丝的各个端子和地线电势 GND之间串联连接。

近年来，已知一种被称作“GIDL(栅极感应漏极泄漏)电流”的漏电 流存在于MOS晶体管中。例如，当晶体管102的栅极电压为0V时，漏 极电压提高到4V(即在栅极和漏极之间4V或者更高的电势差)导致漏 极和反向栅极(back gate)(体，bulk)之间的漏电流。借助于移位寄存 器多个电熔丝的写入操作逐个地被执行。然而，当写入另一电熔丝被执行 之后，在写入给定电熔丝被执行时，用于写入电熔丝电路的保护晶体管 102的栅极电压和漏极电压分别变为VPP，即3V和VRR，即8V。栅极 和漏极之间的电压差变成5V并且GIDL电流被产生。因为电压升压激励 电路(voltage-boost pumping circuit)的小电流提供容量(大约几十微 安)，其在半导体芯片中被提供并且产生八伏VRR，所以数百微安的 GIDL电流的出现阻止了电压升压激励电路产生诸如8V这样高的电压； 因而，已经是一种写入不能被适当地执行的问题。

另外，已知在绝缘膜破坏之后，电熔丝的阻抗值存在巨大的变化，因 此不能保证不会出现一种情况，其中“即使写入已经被完成，由于额外的 阻抗值，检测电路不能确定电熔丝仍是导电的”，并且存在一种问题，充 分的可靠性不能被达到。