[发明专利]一种自动访问的串行总线读写控制方法

说明书

技术领域

本发明涉及计算机通信技术领域，特别涉及一种自动访问的串行总线读写控制方法。

背景技术

中央处理单元(Central Process Unit，简称CPU)及其外围器件之间的互联往往采用局部总线，如外设组件互连标准(Peripheral Component Interconnect，简称PCI)局部总线。随着技术的进步，对局部总线的数据传输速度要求越来越高，并且CPU对外设的控制需要有简单、可靠、传输距离远等的特点，于是高速串行总线随之诞生。目前出现的高速串行总线多种多样，有非标准化的，也有标准化的，例如SPI、I2C、UART等，这些高速串行总线的通信行为都是由CPU主导，需要CPU配置特定的地址空间和操作命令。这些高速总线往往存在以下问题：

1)传统的点对点或点对多点的通信方式，CPU一次只能操作一次点对点通信，多点通信必须通过多次通信操作完成，通信读写效率不高；

2)一些通信总线可实现远端读写操作，但是只能实现在CPU控制下的单次读写，不能对要求的地址范围完成自动读写操作；

3)一般通信总线只能传递CPU读写控制的数据，不能同时传递实时数据。

发明内容

针对现有技术的上述不足，本发明的目的在于提供一种自动访问的串行总线读写控制方法，以提高多个外设与主控设备之间串行数据通信的效率。

本发明的目的是这样实现的：一种自动访问的串行总线读写控制方法，用于主控设备与多个外设之间的串行数据通信；所述主控设备的串行控制主模块与外设的串行控制从模块通过串行总线连接，并以传统的串行数据通信方式进行通信；主控设备的串行控制主模块分别与主控设备的CPU和RAM存储器通过并行读写接口连接，完成串行控制主模块与CPU之间的串行总线读写；其特征在于：串行控制主模块与CPU之间的串行总线读写采用如下步骤进行控制：

a)CPU对外设编制地址信息，以地址信息区分不同的外设；

b)串行控制主模块获取CPU的工作状态，确定CPU时处于空闲状态还是处于繁忙状态；当CPU处于空闲状态时执行步骤c)，当CPU处于繁忙状态时执行步骤d)；

c)由主控设备的CPU与串行控制主模块进行数据读写操作，直接通过串行控制主模块访问目标地址信息所对应的外设；

d)串行控制主模块将包含地址信息的数据读写操作切换到主控设备内部的RAM存储器上，将读写的数据信息连同外设的地址信息分址地存储在RAM存储器中；在CPU空闲后，再由CPU对RAM存储器进行读写操作，提取RAM存储器中存储的地址信息和数据信息。

进一步地，所述串行控制主模块与CPU之间的串行总线读写的数据采用串行帧结构进行传输，所述串行帧包括同步码、控制码、地址码、数据码、状态码、保留码和奇偶效验码；其中，同步码用于完成串行数据的帧头定位与同步；控制码用于传送读写控制信号和模式选择信号；地址码用于传送外设的地址信息；数据码用于传送与外设通信的有效数据；状态码用于指示信息传输状态；保留码用于传送根据外设定义的数据信息；奇偶校验码用于数据效验，并作为串行帧的帧尾指示。

相比于现有技术，本发明具有下述优点：本发明采用独特的串行总线读写控制方法，实现多个外设与主控设备之间进行串行数据通信的自动控制，并借以主控设备中CPU与RAM存储器之间高速率的数据读写优势，提高了多个外设与主控设备之间串行数据通信的效率。

附图说明

图1为实现本发明方法的串行总线连接示意图；

图2为本发明方法的流程框图；

图3为串行帧的帧结构以及帧同步的示意图。

具体实施方式

下面结合附图和实施例对本发明的技术方案进一步说明如下：