[发明专利]一种振荡环时钟产生电路

说明书

技术领域

本发明属于振荡环电路技术领域，具体涉及一种振荡环时钟产生电路。

背景技术

振荡器通常被用于给各种集成电路芯片提供时钟基准。如果采用LC石英振荡器作为振荡源，在芯片内部需要用锁相环PLL^[1]或延时锁相环DLL来获得适合的时钟信号。而这种方案不仅涉及到片外原件，而且还需占用较大的芯片面积和功耗。而基于环形振荡器的片内集成时钟由于其成本低，在一些低功耗的设计中被经常应用。但是由于COMS工艺中各种参数对温度、工艺角和电源电压的敏感性，所以使得片内时钟的输出频率稳定性较差。针对这些片内时钟所遇到的问题，在文献^[2]中对于工艺角，电源电压和温度的不敏感性有比较好的结果，但是其延时单元的延时和功耗过大，不利于其在时钟电路中的应用。而文献^[3]中虽然没有延时和功耗的问题，但是其对于工艺角，电源电压和温度的偏差输出频率稳定性比较差。本文设计一个低功耗的PVT振荡环，其不仅在工艺，电源电压和温度偏差的情况下有较高的稳定性，输出一个稳定的时钟信号，而且其延时单元能够在消耗较小电流的情况下产生很小的延时，使得其输出频率范围广，易于调整。

发明内容

本发明的目的在于提供一种在温度、工艺、电源电压偏差的情况下时钟产生电路输出稳定性好，并且功耗优化的振荡环时钟产生电路。

针对传统的时钟产生电路的缺点，本发明提出了一种补偿的技术，弥补时钟对于温度、工艺、电源电压的敏感性。它是用一个有运算放大器、电流镜、PTAT(proportional toabsolute temperature)电流产生电路等组成的偏置电压产生电路对延时单元关于温度、工艺、电源电压变化的偏差进行补偿。同时提出了一种利用振荡环多相输出之间的相位偏差较大的减小了振荡环的功耗，从而实现了对时钟产生电路稳定性和功耗的优化

本发明提出的振荡环时钟产生电路，其电路结构框图如图1所示，由两个部分构成，即多个延时单元Delay cell构成的振荡环以及偏置电压产生电路Bias voltage部分。图中的Bias voltage单元如图2所示，PMOS管M9与电阻R3的中间结点电压对应图1接口Vx。图中Delay cell单元如图3所示，PMOS管M12的栅极in、NMOS管M13的栅极in1和NMOS管M14的栅极Vx分别对应图1中的接口in1、in、Vx。

图2为偏置电压产生电路，由MOS管M1-M9、运算放大器A0-A1、电阻R1-R4、晶体管Q1-Q8构成，可以分为三部分，运放偏置电压产生电路，PTAT电流产生电路和最后的阈值电压放大电路。

MOS管M1-M4构成的偏置电压产生电路。电路结构如下：

PMOS管M1的漏极接电源Vdd，源极接PMOS管M2的漏极，栅极接PMOS管M2的栅极、PMOS管M3的漏极(即运算放大器A1的偏置电压Vb1)；

PMOS管M2的栅极和源极相接之后接PMOS管M3的漏极；

PMOS管M3的栅极接地gnd，源极接NMOS管M4的源极；

NMOS管M4的栅极与源极相接，漏极接地。

PTAT电流产生电路结构如下：

PMOS管M5、M6的漏极接电源Vdd，栅极接运算放大器A0的输出，PMOS管M5的源极接电阻R1和运算放大器差分输入的负极，PMOS管M6的源极接电阻R2和运算放大器差分输入的正极；

电阻R1端口接P晶体管Q1-Q3的放射极，电阻R2端口接P晶体管Q4的放射极；

P晶体管Q1-Q3的基极和集电极相连，P晶体管Q4的基极和集电极相连；

P晶体管Q1-Q3的集电极接Q5-Q7的发射极，P晶体管Q4的集电极接Q8的发射极；

P晶体管Q5-Q7的基极与集电极相连后接地，P晶体管Q8的基极与集电极相连后接地。

阈值电压放大电路的结构如下：

PMOS管的漏极接电源Vdd，栅极与M5、M6栅极相连，源极与NMOS管M8源极相连；

NMOS管的源极与栅极相连，漏极接地gnd；

运算放大器A1差分输出的负极接PMOS管M7源极，正极接电阻R3和R4的接口，偏

置电压Vb1接PMOS管M2的源极，输出端口接PMOS管M9的栅极和电容C；

PMOS管的漏极接电源Vdd，源极接电阻R3和电容C；

电阻R3一端接M9源极，一端接R4；

电阻R4一端接R3，一端接地gnd。

图3为延时单元Delay cell电路，电路结构如下所示：