[发明专利]避免在相位内插电路中时钟切换造成脉冲的方法及装置

说明书

技术领域

本发明涉及一种避免脉冲的方法及装置，特别是涉及一种避免在一相位内插电路中时钟切换造成脉冲的方法及装置。

背景技术

相位内插电路作为一种相位产生电路，其功能为通过将指定的两个输入时钟相位按任意需要的比例混合，从而产生一个相位位于两个输入时钟之间的新时钟。由于相位内插电路能够产生指定相位的时钟，因此该电路在时钟乘法单元电路，时钟产生电路以及时钟/数据回复等应用场合下都得到广泛应用。

图1为一种常见的相位内插电路10架构图。其中VO1P、VO1N及VO0P、VO0N分别为相邻相位的一对差动时钟信号输入。本领域技术人员可变动电流源101及102的比例即α则可决定了两个输入时钟在输出时钟中所占比例。在实际使用中，该相位内插电路10通常与一相位旋转器电路结合使用，由相位旋转器电路产生所需的输出时钟相位信息，相位内插电路电路10则按照该相位旋转器电路的输出产生需要的时钟相位。

如图2所示，相位旋转器根据需要输出的时钟相位，选择相邻两个时钟作为该相位内插电路10的输入，并决定这两个时钟在输出相位中所占比例，即α的取值。该相位内插电路则按照α的取值对两个输入时钟进行内插得到所需要的输出相位。

对于相位旋转器/相位内插电路系统而言，设计的关键点之一在于，如何在输出时钟相位跳变时，保证输出相位不会出现脉冲。

如图3所示，当指定的输出相位从一组相邻的两个时钟即时钟1、时钟2之间跳至另一组相邻的时钟即时钟2、时钟3之间时，相位内插电路的输入时钟需要进行切换。此时相位内插电路的输入时钟需要从时钟1与时钟2间的加权相位跳至时钟2与时钟3间的加权相位，该相位内插电路10的VO1P、VO1N端输入时钟需要从时钟1切换至时钟3。而在时钟切换过程中，如果切换时机不当，例如致能1或致能3在上升或下降缘时，若时钟1或时钟3为高电位，在VO1P或VO1N端时钟就会出现脉冲，从而导致该相位内插电路10的输出相位也产生脉冲。为防止上述情况发生，通常的做法是，在时钟切换时，保证时钟1与时钟3都处于低电平，这样在输入时钟跳变时，相位不会在切换点出现突变，从而避免了脉冲的产生。而要做到这一点，通常需要额外设计一套专门的时序控制电路，并仔细仿真各种可能出现的延迟情况，从而增加了电路复杂度及设计难度。针对上述问题，本发明提出了一种新的脉冲预防机制，可以有效地避免上述复杂的时序控制电路，降低电路设计难度，并节省面积和功耗。

因此，本发明提供一种避免脉冲的方法及装置，特别是是关于一种避免在一相位内插电路中时钟切换造成脉冲的方法及装置，其可改善现有技术中时钟切换对输出相位影响的现状。

发明内容

本发明涉及一种避免在一相位内插电路中时钟切换造成脉冲的方法，其包括：

a)提供一参考信号；

b)产生多组对该参考信号的相关相位信号；

c)选取该多组对该参考信号的相关相位信号中依序为一第一相位信号、一第二相位信号以及一第三相位信号的三个相邻信号；

d)输入该第一相位信号及该第二相位信号至该相位内插电路的二输入端以按一第一比例产生一第一相位内插信号；

e)判断该第一相位信号或该第三相位信号是否为高电压；若是，同时输入该第二相位信号至该相位内插电路的该二输入端以产生一瞬时相位内插信号；若否，则直接执行下一步；以及

f)输入该第二相位信号及该第三相位信号至该相位内插电路的该二输入端以按一第二比例产生一第二相位内插信号。

较佳的，该第一比例及该第二比例由该相位内插电路中的二偏压电流的比例决定。

较佳的，该多组对该参考信号的相关相位信号为对该参考信号的均匀相位信号。

本发明进一步关于一种避免在一相位内插电路中时钟切换造成脉冲的方法，其包括：

a)提供一参考信号；

b)产生多组对该参考信号的相关相位信号；

c)选取该多组对该参考信号的相关相位信号中依序为一第一相位信号、一第二相位信号以及一第三相位信号的三个相邻信号；

d)输入该第一相位信号及该第二相位信号至该相位内插电路的二输入端以按一第一比例产生一第一相位内插信号；

e)判断该第一相位信号或该第三相位信号是否为高电压；若是，选择该第一比例为1∶0，以使该第一相位信号对该相位内插电路为无作用；若否，则直接执行下一步；以及

f)输入该第二相位信号及该第三相位信号至该相位内插电路的该二输入端以按一第二比例产生一第二相位内插信号。

较佳的，该第一比例及该第二比例由该相位内插电路中的二偏压电流的比例决定。