[发明专利]叠栅非易失性快闪存储单元、存储器件及其制造方法

说明书

技术领域

本发明涉及半导体存储器，特别涉及一种叠栅非易失性快闪存储单元、存储器件及其制造方法。

背景技术

通常，用于存储数据的半导体存储器分为易失性存储器和非易失性存储器，易失性存储器易于在电中断时丢失其数据，而非易失性存储器即使在供电中断后仍能保持片内信息。目前可得到的非易失存储器有几种形式，包括电可编程只读存储器(EPROM)、电可擦除编程只读存储器(EEPROM)和快闪存储器(flash memory)。与其它的非易失性存储器相比，快闪存储器具有存储数据的非易失性、低功耗、电重写能力以及低成本等特性，，因此，非易失性存储器已广泛地应用于各个领域，包括嵌入式系统，如PC及外设、电信交换机、蜂窝电话、网络互联设备、仪器仪表和汽车器件，同时还包括新兴的语音、图像、数据存储类产品，如数字相机、数字录音机和个人数字助理。

图1为一种现有的叠栅存储单元的结构示意图，如图1所示，存储单元包括，衬底10，位于衬底10中的掺杂阱20，位于掺杂阱内及其上的叠栅晶体管，叠栅晶体管包括：源极区30S、漏极区30D、位于源极区和漏极区之间衬底上的浮栅结构30G，覆盖浮栅结构30G的隔离层40，位于隔离层40上的控制栅结构50。其中，该浮栅结构30G包括栅氧层301和位于栅氧层上的多晶硅层302，另外还可以包括位于多晶硅层302上的绝缘层303。例如在公开号CN 101320735A的中国专利文献中也提供了一种存储单元。

现有的叠栅存储单元在写操作中，需要将例如+5伏的正电压施加到源极区30S，将接地的较低电压施加到漏极区30D，将接地的低电压施加到控制栅结构50。因为源极区30S和漏极区30D之间形成导电沟道，于是来自源极区30S的+5伏电压将通过导电沟道传送到漏极区30D。在导电沟道处，根据热载流子机理，空穴或电子将被注入到浮栅结构30G，完成写操作。

在擦除操作的时候，一般的利用热电子或者电子隧穿的原理，需要在控制栅结构50上施加较高电压(例如7V～20V)，才能实现。因此在制造工艺中，必须包含高压器件，制造工艺复杂。同时擦写过程中的热电子及电子隧穿的反复擦写容易造成晶体管的失效。因此上述现有的叠栅非易失性快闪存储单元可靠性差。

发明内容

本发明解决的技术问题是提供一种叠栅非易失性快闪存储单元及其制造方法，提高了可靠性。

为了解决上述问题，本发明提供了一种叠栅非易失性快闪存储单元，包括：半导体结构，所述半导体结构包括衬底、位于衬底中的掺杂阱，和位于掺杂阱内及其上叠栅晶体管，所述叠栅晶体管包括源极区、漏极区，位于源极区和漏极区之间的浮栅结构、覆盖所述浮栅结构的隔离层、位于所述隔离层上的控制栅结构，所述半导体结构还包括浮栅结构在衬底上的延伸结构，即浮栅延伸结构，所述半导体结构上具有层间介质层；

还包括：可动开关，设置于所述浮栅延伸结构上方，所述可动开关对应位置的层间介质层中具有暴露浮栅延伸结构的开口，所述可动开关包括：支撑部件和导电互连部件，所述支撑部件位于所述导电互连部件的外围，且与所述层间介质层连接，并将所述导电互连部件悬置在所述开口上方，当向所述导电互连部件施加电压时，则所述导电互连部件与所述浮栅延伸结构电连接。

优选的，所述浮栅延伸结构上方具有隔离层，所述层间介质层开口的位置对应的所述隔离层中具有开口。

优选的，所述掺杂阱的导电类型为N型，所述叠栅晶体管为PMOS晶体管。

优选的，所述掺杂阱的导电类型为P型，所述叠栅晶体管为NMOS晶体管。

优选的，所述支撑部件为绝缘材料，所述支撑部件为分布在导电互连部件对称的两侧的引脚，且所述支撑部件和所述导电互连部件连接的一端位于导电互连部件下方，与层间介质层连接的一端位于层间介质层上方。

优选的，所述浮栅延伸结构包括多晶硅层和位于所述多晶硅层上的绝缘层，所述开口包括：所述层间介质层中的介质层开口，及对应于介质层开口中央区域的所述绝缘层中的开口，即绝缘层开口；所述绝缘层开口位于所述介质层开口的中央区域。

优选的，所述导电互连部件对应于所述绝缘层开口的位置向浮栅延伸结构一侧凸出。

优选的，所述导电互连部件对应于所述开口的中央区域。

优选的，所述导电互连部件为金属材料。

一种包括阵列排列的上述叠栅非易失性快闪存储单元的叠栅非易失性快闪存储器件。

一种叠栅非易失性快闪存储单元的制造方法，包括步骤：