[发明专利]缓存控制装置、信息处理装置和计算机可读记录介质

说明书

技术领域

这里讨论的实施例涉及用于管理缓存存储器的技术，缓存存储器用于临时保存从主要存储器读出的数据，以供处理部分使用。

背景技术

一般而言，在包括缓存存储器的信息处理系统中，诸如CPU(中央处理单元)之类的处理部分将访问对象的数据从主要存储器读出到缓存存储器中并访问缓存存储器中的读出数据。当缓存存储器被使用时，减少了从CPU的访问时间。在上述系统中，通常缓存存储器例如由SRAM(静态随机访问存储器)构成，而主要存储器例如由DRAM(动态随机访问存储器)构成。

作为利用如上所述缓存存储器的方法，回写方法(write-backmethod)和直写方法(write-through method)是已知的。回写方法是如下方法：即使保留在缓存存储器中的数据被重写，也不立即执行对主要存储器中相应数据的重写，而是随后将缓存存储器的数据集中回写主要存储器。另一方面，直写方法是如下方法：当保留在缓存存储器中的数据被重写时，主要存储器中的相应数据的重写也被同时执行。因此，在采用直写方法的系统中，总是保持缓存存储器中的数据和主要存储器中的相应数据相同的状态。

顺便提及，近年来存在由中子等导致的SRAM的软错误与所公开的进程(例如下面提到的专利文献1所公开的)的细化(refinement)一起增大的趋势，并且软错误对于系统可靠性的影响越来越显著。

在被用作主要存储器的DRAM中，如果保存的数据发生比特错误，则通常利用被称为ECC(错误校验和纠正；纠错码)电路的错误检测和纠正电路来执行比特错误的检测和纠正。ECC使得能够在主要存储器中执行1比特错误的纠正和2比特错误的检测，并且对抗软错误的可靠性得到保持。

另一方面，在用作缓存存储器的SRAM中，虽然有必要使能执行从CPU的高速访问，但是由于ECC的错误检测/纠正需要固定时间，因此如果采用ECC，则牺牲了高速操作。因此，对于缓存存储器，只有采用利用奇偶方法(parity method)的错误检测，通过奇偶方法可以执行高速算术运算。通过上述奇偶方法，使用奇偶比特只检测出一比特错误。但是，两比特或更多比特的多比特错误无法检测，并且存在引起系统故障的可能性。简言之，仅仅采用奇偶方法的缓存存储器无法保持对抗软错误的可靠性。将会注意到，如果在缓存存储器中检测到1比特错误，则从缓存存储器中放弃检测到该错误的数据，并且重新从主要存储器重载相应数据。

作为对抗被回写方法使用的缓存存储器的软错误的措施，已经提出例如在下面提到的专利文献2中所公开的技术。在回写方法的缓存存储器中，即使执行数据的重写，该数据也不会被立即回写主要存储器中。因此，数据的保留时间很长，并且数据有可能受软错误影响。因此，在专利文献2所公开的技术中，回写方法的缓存存储器中的使用频率低的数据被高效地回写主要存储器，以使得数据被具有高可靠性的主要存储器所保存，从而减小了软错误对系统的影响。

[专利文献1]日本专利早期公开No.2007-59042

[专利文献2]日本专利早期公开No.2005-92311

但是，在回写方法和直写方法中的任意一种的缓存存储器中，由于使用频率高的数据长期保存在缓存存储器中，因此非常可能由于中子等导致软错误(比特错误)。在缓存存储器(SRAM)中，虽然1比特错误被奇偶方法检测并通过从主要存储器重载相关数据而被消除，但是缓存存储器(SRAM)无法应对两比特或更多比特的多比特错误，并且存在引起系统故障的可能性。

发明内容

实施例的一个目的在于减小缓存存储器中发生软错误的概率。

将会注意到，不仅上述目的可以实现，而且可以认为本发明的另一目的在于实现从以下描述的本发明实施例所呈现的配置得到的、但是无法被现有技术实现的操作和效果。

根据实施例的一个方面，提供了一种用于使用标签存储器来管理缓存存储器并且用于通过直写方法来利用缓存存储器的缓存控制装置，所述缓存存储器用于暂时保存从主要存储器读出的数据以备处理部分所使用，该缓存控制装置包括：监督部分，用于监督对缓存存储器的访问时间；以及刷新部分，用于响应于监督部分的监督结果，从主要存储器再次读出缓存存储器的一个或多个缓存行上的数据，并将读出的数据保存到缓存存储器中。