[发明专利]用于制作半导体器件的应力层的刻蚀方法

说明书

技术领域

本发明涉及半导体制作工艺，特别涉及制作互补型金属氧化物半导体器件的过程中去除应力层的方法。

背景技术

随着集成电路的制造向超大规模集成电路发展，其内部的电路密度越来越大，CMOS器件尺寸越来越小，操作速度越来越快，改善电路中CMOS器件的驱动电流变得越来越重要。电路的驱动电流与CMOS器件的栅极长度、栅极电容以及载流子的迁移率等多个参数密切相关，缩短栅极长度、增加栅极电容或提高载流子的迁移率都可以有效地改善CMOS器件的驱动电流。其中，在不改变栅极结构的情况下，常利用应力工程向CMOS器件的沟道施加一定的应力，以提高沟道内的载流子的迁移率，改善CMOS器件的驱动电流。进入65nm工艺技术节点，传统的提高CMOS器件驱动电流的方法受到了诸多限制，通过应力工程改善CMOS器件的驱动电流已经成为当前的研究热点。

所谓应力工程是指在掺杂区上形成可在衬底上产生应力的应力层，该应力层的应力能够增加源极/漏极中掺杂杂质的活性，进而增加的源/漏极载流子的迁移率。现已证实，沿沟道方向的压应力可以提高空穴的迁移率，可用于提高PMOS器件的电学性能；而沿沟道方向的张应力可以提高电子的迁移率，可用于提高NMOS器件的电学性能。为了对沟道内的载流子的迁移率有明显的改进，该引入应力的材料层应该形成于接近沟道表面，通常可以利用在CMOS器件上直接形成具有应力的SIN层来实现。即在沿着源极-漏极的方向上，在NMOS的N型通道表面形成张应力(Tensile Stress)的SIN层，在PMOS的P型通道表面形成压应力(Compressive Stress)的SIN层。

图1A为现有的具有张应力层的CMOS器件的结构示意图，所述CMOS器件包括PMOS区域102和NMOS区域103。所述PMOS区域102和NMOS区域103通过填充有绝缘物的浅沟槽区域104隔离。该PMOS区域102具有源极、漏极和第一栅极101’，NMOS区域103具有源极、漏极和第二栅极101。在该CMOS器件上通过CVD方法形成有一层张应力层110，在实际的工艺中张应力层是一体形成的，因此在低于第一栅极101’和第二栅极101的区域，如浅沟槽区域104沉积有较多的张应力层。

现有技术中，NMOS区域103采用张应力层的张应力提高源-漏极的电子迁移率，而PMOS区域102通过压应力层的压应力提高源-漏极的空穴迁移率，由此需要将NMOS区域103上方的张应力层110保留，去除PMOS区域102和浅沟槽区域104上的张应力层110。如图1B所示，在NMOS区域103的张应力层110的上方涂覆光刻胶，利用一掩膜进行曝光，经显影等工艺得到第一光刻胶图层111，该第一光刻胶图层111覆盖NMOS区域103，暴露出PMOS区域102和浅沟槽区域104；接着，如图1C所示，利用第一光刻胶图层111为掩膜刻蚀掉PMOS区域102和浅沟槽区域104上的张应力层110；在实际的工艺中，采用干法刻蚀或湿法腐蚀或两种方法的组合来去除PMOS区域和浅沟槽上方的张应力层。然后，如图1D所示，去除第一光刻胶图层111，以得到具有张应力层110的NMOS区域103。

然而，上述制备具有应力层110的NMOS区域103的过程中存在两个方面的问题，一是，该SIN材料的张应力层110通常是由化学气相沉积方法形成，在其沉积形成过程中是一体形成在CMOS器件的表面，通常会在PMOS区域102和NMOS区域103之间有较多的张应力层110沉积，即在浅沟槽区域104上沉积较多的张应力层110；二是，当需要保留NMOS区域103的张应力层110时，该浅沟槽区域104和PMOS区域102上的张应力层110需要全部去除，而由于PMOS区域102和NMOS区域103的间距非常小，导致浅沟槽区域104上的张应力层105有较多的残余(如图1D中所示的虚线)，若进一步去除该残余在浅沟槽区域104上的张应力层105，可能会破坏NMOS区域103上的张应力层110。

由此，上述方法并不能够有效地去除PMOS区域102和浅沟槽区域104上的张应力层110，导致现有的应力层对CMOS器件电性能的提高受到限制。另外，还可能降低制备具有应力结构的半导体器件的良品率。

在制备具有应力层的CMOS器件过程中，如何去除残余的不需要的应力层成为当前需要解决的技术问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。