[发明专利]一种NMOS管辅助触发的可控硅电路

说明书

技术领域

本发明涉及集成电路技术领域，尤其涉及一种NMOS管辅助触发的可控硅电路。

背景技术

静电放电(ESD)是在一个集成电路浮接的情况下，大量的电荷从外向内灌入集成电路的瞬时过程，整个过程大约耗时100ns。此外，在集成电路放电时会产生数百甚至数千伏特的高压，这会打穿集成电路中的输入级的栅氧化层。随着集成电路特征尺寸越来越小，栅氧化层的厚度也越来越薄，在这种趋势下，使用高性能的静电防护电路来泄放静电放电的电荷以保护栅极氧化层不受损害是十分必要的。

静电放电现象的模式主要有四种：人体放电模式(HBM)、机械放电模式(MM)、器件充电模式(CDM)以及电场感应模式(FIM)。对一般集成电路产品来说，一般要经过人体放电模式，机械放电模式以及器件充电模式的测试。为了能够承受如此高的静电放电电压，集成电路产品通常必须使用具有高性能、高耐受力的静电放电保护器件。

为了达成保护芯片抵御静电袭击的目的，目前已有多种静电防护器件被提出，比如二极管，栅极接地的NMOS管，其中公认效果比较好的防护器件是可控硅(silicon controlled rectifier，SCR)。

如图1所示，一种基础可控硅，包括P型衬底11，P型衬底11上为阱区，阱区包括P阱12和N阱16，P阱12中有一个P+注入区14a和一个N+注入区15a，其中P+注入区14a又称为G1，N阱16中有一个N+注入区15b和一个P+注入区14b，其中N阱16的N+注入区15b设置在远离P阱12的一端，P+注入区14b设置在靠近P阱12的一端；N阱16中N+注入区15b又被称为G2。所有注入区用浅沟槽隔离(STI)13。使用时，N+注入区15b和P+注入区14b接电学输入端Input，N+注入区15a和P+注入区14a接地。

图2为上述SCR相对应的电原理图，在集成电路的正常操作下，静电放电保护器件是处于关闭的状态，不会影响集成电路输入输出压焊盘上的电位。而在外部的静电灌入集成电路而产生瞬间的高电压的时候，这个器件会开启导通，迅速地排放掉静电电流。但是该可控硅SCR触发电压一般较高，而且不易调整，这大大限制了其应用范围。针对于此，一种行之有效的解决方案就是通过N阱16中的N+注入区15b连接辅助触发电路。

如图3所示，将G2与NMOS管M1的漏极连接，该NMOS管M1的源极和衬底接地。PMOS管Mp的漏极和NMOS管Mn的漏极连接作为反向器的输入端，PMOS管Mp的漏极和NMOS管Mn的漏极连接作为反向器的输出端。NMOS管M1的栅极与由PMOS管Mp和NMOS管Mn构成的反相器的输出端连接，反相器的输入端通过一个电阻Rg连接到VDD。PMOS管Mp的源极和衬底连接VDD，NMOS管Mn的源极和衬底接到GND。但是这种方案电路的触发电压还是较高，同时作为触发的NMOS管M1的尺寸较大，因为M1管工作相当于是栅电压浮空的NMOS管，在实际电路中栅电压会比地电位稍微高一点，所以M1管此时所能提供的电流有限。需要较大的尺寸来提供足够大的触发电流。这一方面增加了面积，增大了成本，另一方面造成了器件在正常工作时漏电较大。

发明内容

本发明提供了一种可控硅辅助触发电路，解决了现有可控硅触发电压较大以及漏电较大的问题。

一种NMOS管辅助触发的可控硅电路，用于核心电路的ESD防护，包括内嵌NMOS管的可控硅以及由NMOS管和PMOS管组成的反相器；

所述的内嵌NMOS管的可控硅包括P型衬底，P型衬底上注有P阱和N阱，P阱上从外向内依次设有第一P+注入区、第四N+注入区、第三N+注入区、第三P+注入区以及第一N+注入区，N阱上依次设有第二N+注入区和第二P+注入区，除第四N+注入区和第三N+注入区之间外，所有注入区通过浅沟槽隔离，第四N+注入区和第三N+注入区之间的P阱上设有层叠的SiO₂氧化层和多晶硅层；

NMOS管和PMOS管的栅极连接核心电路的正电源线，NMOS管和PMOS管的漏极连接多晶硅层，第一P+注入区、第一N+注入区、NMOS管的源极和衬底接地，第二P+注入区、PMOS管的源极和衬底连接核心电路的输入端；第四N+注入区与第二N+注入区相连接，第三N+注入区与第三P+注入区相连接。

本发明电路PMOS管的源极和衬底接到核心电路的输入端，NMOS管的源极和衬底接地，PMOS管和NMOS管组成反相器，NMOS和PMOS的漏极接到一起，组成反相器的输出端。NMOS管和PMOS管的栅极接到一起，组成反相器的输入端。