[发明专利]分析集成电路效能的系统与方法

说明书

技术领域

本发明涉及集成电路，特别涉及分析集成电路效能的系统与方法。

背景技术

工艺变异、电压变异、温度变异以及压降(IRdrop)变异都会对集成电路 产生影响。一般而言，这些变异会影响集成电路中的电路效能。因此，即使 集成电路的功能正常并且在容差(tolerances)范围内制造，但所有可能产生的 变异仍会使得集成电路无法正常运作。

一般而言，芯片变异(on-chipvariation；OCV)为一种时序分析方法 (timing-analysismethodology)，用以在集成电路中的电路发生工艺变异 (fabricationprocessvariations)的情况下分析集成电路的时序。芯片变异可允 许电路设计者能够依照用以建立集成电路的工艺的预期工艺变异来确保其 电路设计继续符合设计准则。

一般而言，工艺都会发生不同程度的工艺变异。某些工艺变异对整个工 艺来说是相对一致的，而其他工艺变异会在不同的晶片批(waferlots)之间变 化，但对单一晶片批来说是一致的。单一晶片批的晶片之间会发生其他工艺 变异，而其他工艺变异会在单一晶片上改变。最后，某些工艺变异会发生在 单一集成电路芯片中。

举例而言，单一集成电路芯片中会发生光罩(mask)变异、蚀刻(etching) 变异、光学近接(opticalproximity)变异等等工艺变异。一般而言，大部分的 这些变异会发生在一小区域上，并可能会影响电路的一部分但不会影响该电 路的另一部分。这些变异会产生例如信号设置(signalsetup)、信号保持(signal hold)以及时钟门控(clockgating)等等问题。

传统的统计静态时序分析(statisticalstatictiminganalysis；SSTA)通过一 电路模拟应用程序(例如SPICE)来执行蒙地卡罗模拟(MonteCarlosimulation) 技术，并且使用工艺模式来计算集成电路的时序效能。蒙地卡罗模拟技术可 从工艺模式的工艺变异信息中计算出集成电路的一系列的效能值 (performancenumbers)。然而，由于必须模拟各种可能的工艺变异，因此执行 统计静态时序分析相当耗时。

传统的静态时序分析+芯片变异(STA+OCV)方法使用一固定的时序降额 因子(timingde-ratingfactor)来计算时序路径的最小与最大时序，并且此时序 降额因子可应用于集成电路的一时序路径中的各个时序路径元件(例如一缓 冲器链(bufferchain)中的各个缓冲器)。此固定的时序降额因子可为一生产工 艺相依值(manufacturingprocessdependentvalue)。接着，可通过分析时序路 径中的各个时序路径元件上的时序降额因子的各种正面效益(positive contribution)与负面效益(negativecontribution)的可能组合，用以决定出集成 电路的最小与最大时序。若集成电路符合设计准则，则集成电路会被视为已 经通过静态时序分析+芯片变异分析。当静态时序分析+芯片变异方法指定一 时序降额因子时，静态时序分析+芯片变异方法并不会考虑时序路径元件的 数量，而这会造成时序分析结果不准确，特别是在具有少量或大量时序路径 元件的情况下。

发明内容

本发明提供一种对集成电路执行时序分析的方法，其中此集成电路具有 一时序路径。此方法包括计算时序路径中的非共同时序路径元件的数量，根 据非共同时序路径元件的数量将一时序降额因子指定至时序路径，使用所指 定的时序降额因子来计算集成电路的一时序分析，以及储存所计算的时序分 析。

本发明提供一种核定集成电路用以制造的方法，其中此集成电路具有至 少一时序路径。此方法包括接收一集成电路设计，通过执行集成电路的时序 路径中的每一者的一时序分析来计算集成电路的一效能数据，并且根据时序 路径中的非共同时序路径元件的数量对集成电路的时序路径中的每一者进 行降额(de-rate)，以及于判断出效能数据符合多个效能需求时，接收集成电 路设计。