[发明专利]一种抗辐照性能增强的超陡倒掺杂MOS器件

说明书

技术领域

本发明涉及超深亚微米器件，特别涉及具有抗总剂量辐照特性的超陡倒掺杂结构的MOS器件，属于集成电路领域。

背景技术

集成电路技术由于成本低、功能强大、体积小等优点已经成为推动电子信息产业及社会发展的重要动力。集成电路芯片被广泛应用于计算机、通讯、汽车、工业控制及消费电子等领域。集成电路芯片同样大量应用于空间技术中，空间环境应用中的集成电路受到空间辐射的影响，芯片的可靠性及寿命将受到影响。

对于超深亚微米器件而言，辐照的影响主要是在STI(浅沟槽隔离)产生的氧化物陷阱电荷导致的寄生泄漏沟道。辐照在氧化层中引入氧化物陷阱电荷，这些陷阱电荷吸引硅层中的电子形成寄生的导电沟道使器件的泄漏电流增大，导致电路静态功耗升高及可靠性降低等退化效果，使电路速度降低甚至实效。超深亚微米器件是集成电路的基本组成单元，随着器件沟道长度的不断缩小，研究能够提高超深亚微米器件抗辐照能力的方法具有重大的意义。

超陡倒掺杂结构由于能够抑制超深亚微米器件的短沟道效应、穿通效应等而被广泛应用于超深亚微米器件中，其结构特点在于在沟道深度方向采用逆向掺杂(即距离沟道较远处采用高浓度掺杂，如图2所示)。在超深亚微米器件中引入超陡倒掺杂结构可以减少源漏区域对沟道中的电荷分享，从而增强栅极对于沟道电荷的控制作用。优化设计超陡倒掺杂结构的参数可以使器件拥有优秀的特性。

超陡倒掺杂结构在改善器件的抗辐照性能(主要是减小由于辐照引起的寄生泄漏电流)方面同样具有作用。超陡倒掺杂结构中重掺杂区域的引入可以使沟道深度方向上的电势降落更快，从而减小了隔离氧化层中的有效电场，最终使辐照引起的陷阱电荷数量减少，使辐照引起的寄生泄漏电流减小。优化设计倒掺杂结构的参数可以提高器件的抗辐照能力，这对于提高器件在辐照下的性能有重要作用。

对于应用于空间辐照环境下的集成电路芯片而言，优化设计超深亚微米器件超陡倒掺杂结构的结构参数，在保证器件具有良好的短沟道特性的同时使其具有更好的抗辐照能力，对于提高器件的性能及可靠性具有重要的应用价值。

发明内容

本发明的目的在于提供一种超陡倒掺杂结构的超深亚微米MOS器件，减小器件总剂量辐照后的关态泄漏电流。通过参数优化设计出良好的超陡倒掺杂结构，使器件不仅能够有效抑制短沟道效应，而且拥有优秀的抗辐照特性。

本发明在现有超深亚微米CMOS器件中采用超陡倒掺杂结构改善器件的短沟道效应的基础上，同时考虑其对抗总剂量辐照特性的改善作用。通过优化设计倒掺杂结构参数，提高STI氧化层与衬底之间界面处的掺杂浓度，提高寄生晶体管的阈值电压，从而减少总剂量辐照后寄生晶体管的电流，达到降低器件总剂量辐照之后关态泄露电流，提高器件抗辐照能力的目的。

本发明通过单独改变器件的各个参数得到该参数对于器件常规特性及抗辐照特性的影响。先分别单独考虑器件的常规特性和抗辐照特性(主要由寄生泄漏电流衡量)得到相应的参数优化结果，然后综合考虑常规及抗辐照特性，对两种特性的优化结果取共同的参数区域，从而得到参数优化结果。

具体的，本发明的技术方案如下：

一种超陡倒掺杂MOS器件，包括衬底、源区、漏区、栅氧化层、栅极和栅侧墙，在源漏之间、沟道区的两侧为浅掺杂注入区(即LDD区)，沟道区和LDD区的下方为重掺杂区，其特征在于，所述重掺杂区的掺杂浓度为3×10¹⁸cm^-3～5×10¹⁸cm^-3，重掺杂区上界面距离沟道表面30～40纳米，其下界面在源漏PN结上下20纳米的区域内。

对于上述超陡倒掺杂MOS器件，如果用d1表示沟道区的厚度，用d2表示重掺杂区的厚度，则d1即为重掺杂区上界面与沟道表面的距离；d1+d2即为重掺杂区域下界面到沟道表面的距离，此距离在源漏PN结的结深±20nm范围内，一般为60～100纳米。所述重掺杂区与衬底区域，LDD区以及其他掺杂区域之间的界面上的浓度过渡，梯度越陡越好，最好是突变结。