[发明专利]SONOS记忆单元的互补位干扰改进及充电改进用的袋型布植

说明书

本申请是申请号为200480040307.9(原国际申请号PCT/US2004/042855)，申请日为2004年12月17日，发明名称为“SONOS记忆单元的互补位干扰改进及充电改进用的袋型布植”的分案申请。

技术领域

本发明系大略有关计算机系统及类似系统之内存，尤系有关在制造SONOS内存装置时为了减轻互补位干扰(Complementary BitDisturb；简称CBD)及短信道长度问题而使用一个或多个袋型布植(pocket implant)。

背景技术

计算机相关内存中较新的技术是双位内存，此种技术可将多个位储存在单一记忆单元中。在该技术中，一记忆单元在实质上被分成两个相同的(镜像的)部分，每一部分被规划成储存两个独立位中之一个位。每一双位记忆单元如同一传统的记忆单元，具有一栅极以及一源极及一漏极。然而，与源极必然被连接到电来源点且漏极必然被连接到电流出点的传统堆栈式栅极记忆单元不同之处在于：各别的双位记忆单元可在作业期间使源极及漏极的连接颠倒，而容许储存两个位。

有助于双位技术的一种配置是SONOS型架构，其中通常由硅构成的衬底通常具有一层氧化硅、一层氮化硅、一层氧化硅、以及在该等层之上形成的最后一层导电材料(例如多晶硅)。由于该氮化硅层的特性，并不易使被陷阱在双位记忆单元内的电荷离开原位，因而可因而将一个以上的位储存在各别的记忆单元内。因而通常将该等氧化物-氮化物-氧化物(Oxide-Nitride-Oxide；简称ONO)层统称为电荷陷阱介电层。

在该电荷陷阱介电层之下的衬底内植入若干位线，并在该电荷陷阱介电层之上以与该等位线大致垂直之方式形成若干字线。尤其可利用在该电荷陷阱介电ONO层之上形成的一层导电材料来形成该等字线。程序化电路将信号施加到被用来作为控制栅极的该等字线，并改变位线连接，使在一种配置中被连接的源极及漏极储存一个位，并使在另一种配置中被互换的源极及漏极储存一互补位，而控制每一记忆单元的两个位。

然而，不断地有微缩半导体装置并将具有更大能力的更多之装置塞入愈来愈小的面积中之需求。装置的尺寸及线宽被微缩，然而，可能产生某些不利的问题。举例而言，形成更接近的位线时，将缩短在各位线之间界定的各别信道之长度，因而将造成互补位干扰(CBD)及其它的问题。例如，当信道长度减小，且各个位变得更接近时，电荷陷阱层中储存的两个位间之电荷或位隔离变得更为困难。在此种方式下，该等位可能相互污染，且对某一位执行的作业可能会影响到另一位。例如，程序化某一位(例如，一单元的电荷)时，另一(互补)位也可能(非故意地)接收到一(轻微的)电荷(例如，接收到0.5单元的电荷)。例如，当对该被充电的位执行读取作业时，未被程序化的位上的电荷可能使得难以隔离或区分该等两个位。因此，可说是减少了读取被程序化的记忆单元之上下限，或者甚至可说是减少了读取的余裕。此外，短信道效应及漏电流以及其它非所愿的性能问题亦可能肇因于微缩及缩短的信道长度。

同样地，当信道长度缩短时，可能发生非所愿的源极/漏极漏电流传导或冲穿电流。可将冲穿电流视为存在于漏极与源极之间且栅极难以控制的一寄生电流路径，这是因为该电流路径位于远离栅极的基体(衬底)深处。冲穿电流的实际大小主要取决于在信道之下及在源极/漏极接面深度上的电位分布。当有效信道长度变短时，源极/漏极空乏区变得接近，而使漏电流成分增加。因此，最好是减小线宽，以便增加电路集积密度，同时减轻因而造成的不利影响。

发明内容

下文中提供了本发明的一简化摘要，以提供对本发明的某些面向的一基本了解。该摘要并不是本发明的大规模概述。其目的并不是识别本发明的关键性或紧要的组件，也不是描述本发明的范围。其主要目的只是以简化的形式提供本发明的一个或多个观念，作为将于后文中提供的更详细的说明之一前言。

本发明系有关在制作双位内存装置(dual bit memory device)时对袋型布植(pocket implants)的使用。袋型布植除了其它的用途之外，系被用来减轻互补位干扰(CBD)，因而提供了装置的微缩及更大的电路集积密度。在此种方式下，维持了位隔离，且减轻漏电流、串讯、以及可能因窄信道而引起的其它不利效应，而可以所需之方式操作内存装置。