[发明专利]碳化硅半导体装置的制造方法

说明书

技术领域

本发明涉及碳化硅半导体装置的制造方法，特别涉及碳化硅半导体装置的终端结构的制造方法。

背景技术

作为衬底材料使用了碳化硅(SiC)的半导体装置(碳化硅半导体装置)与使用了作为现有衬底材料的硅(Si)的半导体装置(硅半导体装置)相比，已知是耐电压特性和温度特性优越的半导体装置，并且提出了各种各样的碳化硅半导体装置，但实现可经受实用的碳化硅半导体装置仍然存在许多需要解决的问题。作为这些问题中的一个，例如存在由于集中于SBD(Schottky Barrier Diode，肖特基势垒二极管)的肖特基电极的端部、pn二极管(PN Diode)或MOSFET(Metal OxideSemicon ductor Field Effect Transistor，金属氧化物半导体场效应晶体管)的pn结的端部的电场，从而半导体装置的耐电压特性显著下降的问题。

作为缓和这样的在肖特基电极的端部和pn结的端部产生的电场的结构，已知被称为JTE(Junction Termination Extension，结终端扩展)的终端结构。

该JTE是从肖特基电极的端部或pn结的端部朝向周围区域设置的、阶梯状地降低杂质浓度的p型区域(以后，称为JTE区域)。换句话说，该JTE区域以杂质浓度从肖特基电极的端部或pn结的端部朝向周围区域阶梯状地降低的方式，由杂质浓度不同的多个p型区域构成。像这样，通过设置从肖特基电极的端部或pn结的端部朝向周围区域阶梯状地降低杂质浓度的p型区域，扩大杂质浓度的范围，从而得到具有所希望的耐电压特性的JTE区域。(例如，参照专利文献1、专利文献2)

专利文献1：日本专利申请特开2006-165225号公报

专利文献2：日本专利申请特表2000-516767号公报

本发明要解决的课题

如上所述，为了得到具有所希望的耐电压特性的JTE区域，需要以杂质浓度从肖特基电极或pn结的端部朝向周围区域阶梯状地降低的方式，设置杂质浓度不同的多个p型区域，但为了形成这样的多个p型区域，需要形成的p型区域的数量的工序。例如，形成一个p型区域，至少需要掩膜形成、离子注入、掩膜除去这3个工序。而且，需要形成的p型区域的数量的这3个工序。

发明内容

本发明正是为了解决上述问题而完成的，其目的在于提供一种碳化硅半导体装置的制造方法，该方法不太增加制造工序数，就能够容易地制造可以得到所希望的耐电压特性的杂质浓度范围大的JTE区域。

用于解决课题的方法

本发明的碳化硅半导体装置的制造方法的特征在于，包含：在第一导电型的碳化硅晶片的表面内，离子注入在活性化退火处理中不扩散而在上述碳化硅晶片内成为第二导电型的第一杂质、和在活性化退火处理中扩散而在上述碳化硅晶片内成为第二导电型的第二杂质，形成具有规定间隔的第二导电型的第一区域的工序；通过活性化退火处理使在上述第一区域中包含的上述第二杂质向周围扩散，在上述碳化硅晶片的表面内从上述第一区域起形成JTE区域的工序；在上述退火处理前的相当于包含上述第一区域的一部分的上述第一区域之间的上述碳化硅晶片的表面上形成第一电极的工序；在上述碳化硅晶片的背面上形成第二电极的工序。

发明的效果

根据本发明，能够得到如下碳化硅半导体装置的制造方法，即，在第一导电型的碳化硅晶片的表面内，在离子注入在活性化退火处理中不扩散而在上述碳化硅晶片内成为第二导电型的第一杂质、和在活性化退火处理中扩散而在上述碳化硅晶片内成为第二导电型的第二杂质之后，通过活性化退火处理使第一区域中包含的第二杂质向周围扩散，在碳化硅晶片的表面内形成JTE区域，因此能够几乎不使制造工序数增加，就可以制造具有所希望的耐电压特性的杂质浓度范围大的JTE区域。

附图说明

图1是表示作为本发明的实施方式1的碳化硅半导体装置的SBD的剖面图。

图2是表示作为本发明的实施方式1的碳化硅半导体装置的SBD的制造工序的一部分的说明图。

图3是表示作为本发明的实施方式1的碳化硅半导体装置的SBD的制造工序的一部分的说明图。

图4是表示作为本发明的实施方式1的碳化硅半导体装置的SBD的制造工序的一部分的说明图。

图5是表示作为本发明的实施方式1的碳化硅半导体装置的SBD的制造工序的一部分的说明图。

图6是表示本发明的实施方式1的活性化退火处理后的JTE区域的p型杂质浓度分布的说明图。

图7是表示作为本发明的实施方式2的碳化硅半导体装置的SBD的剖面图。