[发明专利]半导体器件栅氧化层完整性的测试结构

说明书

技术领域

本发明涉及半导体制造技术领域，特别涉及一种半导体器件栅氧化层完整性的测试结构。

背景技术

随着半导体技术的不断发展，集成电路中的MOS晶体管的栅氧化层的厚度也由20-30nm降至1nm以下。栅氧化层不断向薄膜方向发展，而电源电压却不宜降低，在较高的电场强度下。势必使栅氧化层的性能成为一个突出的问题。栅氧抗电性能不好将引起MOS器件电参数不稳定，如：阐值电压漂移，跨导下降、漏电流增加等，进一步可引起栅氧的击穿，导致器件的失效，使整个集成电路陷入瘫痪状态。因此，栅氧化层的可靠性变的至关重要，而栅氧化层的可靠性问题主要讨论缺陷密度(Defect Density)问题和与时间有关的介质击穿(TDDB：Time Dependent Dielectric Breakdown)问题，多年来这些问题一直是超大规模集成电路可靠性研究领域关注的热点，也是限制集成度提高的重要原因。

栅氧化层完整性(GOI)测试主要监测评估栅氧化层受外在因素的影响，这些因素包括制程中产生的缺陷或者微粒。现有技术GOI测试结构主要监测有源区，多晶硅栅边缘，浅槽隔离边缘的缺陷，请参见图1A至图1C，现有技术的GOI测试结构主要有以下类型：

请参见图1A，其所示的GOI测试结构为有源区类型：方形的多晶硅栅110覆盖方形的有源区120，该结构拥有最大的有源区面积，用以监测有源区120的应力(stress)对栅氧化层造成的影响。

请参见图1B，其所示的GOI测试结构为多晶硅栅边缘类型：条状多晶硅栅130覆盖方形有源区140，该结构拥有最大的多晶硅栅边缘长度，用以监测条状多晶硅栅130边缘的应力对栅氧化层造成的影响。

请参见图1C，其所示的GOI测试结构为浅槽隔离边缘类型：方形多晶硅栅150覆盖包括条状浅槽隔离160的有源区170，该结构拥有最大的浅槽隔离边缘长度，用以监测浅槽隔离160边缘的应力对栅氧化层造成的影响。

然而由于工艺的发展，对GOI的测试技术也提出了新的挑战，特别是随着栅氧化层厚度的变化，新材料的引入，传统的GOI测试方法已经远远不能满足工艺的进步。

在现有技术中，GOI测试结构只是注重在栅有源区，多晶硅栅边缘，浅槽隔离边缘的应力对栅氧化层造成的影响进行监测，然而这些结构却忽略了对多晶硅栅边缘和浅槽隔离边缘相接近处的应力所产生的影响，而浅槽隔离边缘的应力对多晶硅栅边缘的刻蚀有负面的影响，请参见图2，其所示为STI剖面结构示意图，据图可知在有源区210的平面区上生长出的栅氧化膜厚度220为26而在顶角区域，由于受到挤压应力，氧化膜厚度只有20-24这种厚度不均匀会造成两个严重的后果：一是导致双峰效应(double-hump effect)；二是影响栅介质层的可靠度，即栅氧化层完整性GOI。对于采用STI工艺的MOS器件，边缘电场的作用会造成器件的阈值电压(thereshold voltage，Vth)在接近STI区域降低，产生寄生的低阈值电压MOS管，恶化了器件在亚阈值区域的性能。而且较薄的氧化膜的击穿特性差，通常在GOI测试中最早失效的区域就是在STI边缘。

由于现有技术中的GOI测试结构忽略对这部分进行缺陷分析，导致器件因这部分存在缺陷而失效的情况时有发生，特别是随着栅氧化层厚度的减小，和新材料的应用，如高介电常数的材料和新型金属栅的应用，以上问题导致器件失效的问题变的日益突出。

发明内容

本发明旨在解决现有技术中的栅氧化层完整性测试结构忽略对栅氧化层边缘和浅槽隔离边缘相接近处的缺陷，导致器件因这部分存在缺陷而失效的情况时有发生的问题。

有鉴于此，本发明提供一种半导体器件栅氧化层完整性的测试结构，包括：有源区；所述多个浅槽隔离交叉设置于所述有源区中；所述多个栅极结构平行间隔的覆盖于所述浅槽隔离上。

进一步的，所述栅极结构包括：栅极及栅氧化层。

进一步的，所述栅极为多晶硅或金属栅。

进一步的，所述栅氧化层为氧化层，氮化层或高介电常数材料层。

利用本发明提供的半导体器件栅氧化层完整性的测试结构可以监测出多晶硅栅边缘和浅槽隔离边缘相接近处的应力对栅氧化层造成的影响，并通过缺陷分析可以有效的避免浅槽隔离边缘的应力对栅边缘的刻蚀的负面影响。

附图说明

图1A至图1C所示为现有技术中的栅氧化层完整性的测试结构示意图；

图2所示为浅槽隔离剖面结构示意图；

图3A至图3B所示为本发明一实施例提供的半导体器件栅氧化层完整性的测试结构示意图；