[发明专利]用于可编程加电序列的装置和方法

说明书

本申请要求于2009年2月27日提交的名称为“Apparatus and Methodsfor Programmable Power-Up Sequence，”的美国临时申请第61/156,210号的优先权，其申请结合于此作为参考。

技术领域

本发明涉及用于提供改进的集成电路设计的电路和方法，以及使用用于提供有门控电源的集成电路的多个部分的可编程和可控制加电序列的集成电路。对于芯片上系统(SOC)或其他集成电路的多个部分使用门控电源减少了由于泄漏损失导致的功耗。加电电路可能具有包括动态IR下降、骤增电流的多种问题以及可能导致功率损失或不适当芯片操作的其他问题。本发明的实施例在集成电路上提供具有门控电源的加电电路的优点。

背景技术

当前，在便携式和其他电池供电设备中使用集成电路的增加趋势增加了对高级集成电路中的功耗减小的需要。一些功率减小可以通过减少当电路的多个部分不使用时的功率来实现。例如，通过对具有多个设计时钟的集成电路(例如，ASIC或SOC)的多个部分的时钟进行门控，通过对该部分的时钟进行门控或拦截，可以减少由时钟电路对动态功率的消耗。然而，即使当不消耗由于时钟信号的动作而导致的切换功率时，也将发生由于泄漏电流和待机电流所导致的静态功率损失。从而，作为使用进一步减小无效电路的功耗的方法，增加为了去除ASIC或SOC的多个部分的电源的电源门控的使用。

图1示出了集成电路11的框图，例如，其可以为ASIC或SOC，包括设计块V1、V2和V3。在图1中示出了用于对特定块的电源进行门控的现有技术中已知的多种方法。例如，可以被内部或外部控制的电源开关13对设计块V3的电源进行门控。可切换电源焊盘(pad)15控制另一设计块V2的电源供应。示出了被实现为可切换电压调节器19的片外电源调节器，表示另一种已知方法。

图2示出了现有技术的用于ARM电路功能的芯片上电源门控电路的简单电路图。在导体上提供固定电源VDD_SOC，例如1.2伏特。在第二导体上提供可以与VDD_SOC相同或稍微低一些的第二电源VDD_CORE。电路的一些部分以固定电压的方式耦合至这些电源导体中的一个或另一个，例如，RAM 31耦合至电压源VDD_CORE。CPU SOC 35类似地耦合至更高电压源VDD_SOC。第三电路部分CORE 33具有基于电路不可用的一些周期被接通和断开的动态电压源(DVS)。这种现象通常被称为“睡眠”周期。PMOS晶体管37被示出以串联方式耦合至标记为“睡眠”的控制信号。当PMOS晶体管断开时，(睡眠为逻辑高值，当栅极端下降到VDD以下时，PMOS晶体管37导通)，即，-Vgs大于阈值电压，提供给CORE 33的电源被门控关闭。当睡眠控制线下降时，例如降到逻辑零值，CORE 33电路接收电源输入。

如图2所示，PMOS晶体管串联耦合并且当最后的晶体管37接收睡眠信号时，确认信号(ACK)指示所有晶体管都起作用，或者不起作用。如此，系统可以监控所有VDD_CORE_VDDV部分何时耦合至VDD_CORE。

现有技术的门控电路可以实现用于给块加电的序列。在图3中，例如，VDD电源耦合至提供VDD电压给多个位置(可能在ASIC或SOC设备中)的导体21的栅格。例如，在多等级金属半导体器件中，电轨21可以由铜或铝金属化构成，并且可以被布线为横跨器件的导体栅格。图3中的门控PMOS晶体管25将门控电源电压VDD_G提供给第二组导体23，然后其给门控电路块29供电。

在图3中，虚线27表示用于导通PMOS门控晶体管以控制加电序列的序列。当电路通电时，进行该操作以控制电流。

在门控电源导体上升至VDD的时间期间，通电处理具有峰值电流。一旦在器件上建立了该电压，电流会降低。被允许一次流过的电流越大，从0V或放电状态到VDD或充电状态的斜升时间越快。图4示出了流经耦合在VDD电源和门控VDD电源之间并且给门控电源电路的一部分供电的PMOS“头部”晶体管的电流Id的示例性电流对电压的示图。在该图中的时间“1”，晶体管断开并且没有电流流过。当栅电压降低到VDD以下(电压Vgs下降时，导通PMOS)时，晶体管导通并且在时间2处于饱和，换句话说，栅电压的减小不进一步提供附加电流流动。当从VDD电源提供至门控VDD线的电流下降时，VDD线朝向更高轨线升高，晶体管电流下降并且晶体管当前在具有流过其的小电流(接近零)的线性或电阻性区域中处于稳定状态。(当漏极增加至接近电源电压时，Vds非常小)。