[发明专利]形成互连结构的方法

说明书

技术领域

本发明涉及半导体制造工艺，特别涉及形成互连结构的方法。

背景技术

随着半导体技术的飞速发展，缩小元器件的尺寸成为一种趋势。因此，半导体技术不断增加晶圆中集成电路的密集程度。在晶圆上元器件被制造地非常紧密，对准、光刻的工艺技术显得更加重要。许多元器件包含传导线路或结构用以执行特定功能，根据试验结果显示，当集成电路的工艺进入0.18微米甚至0.13微米的技术领域后，影响元器件运行速率的关键因素已经从栅极的宽度转换至金属内连线的电阻-电容迟滞效应。因导线的阻值与其截面积成反比，随着集成电路的密集程度的提高，金属内连线的线宽和厚度都随之减小，因而造成导线之间的耦合电容的提高。因此当集成电路的工艺进入到深次微米的领域之后，金属内连线的电阻-电容迟滞效应大幅度提高，也因此影响了集成电路的运算速率和存取速率。为了提高集成电路的密集程度，在线宽和线距都不宜增大的情况下，更换金属内连线和层间介电层(ILD)的材质是最佳的选择。在金属内连线方面，金属材质由原先的铝硅铜合金或铝铜合金换成铜金属，铜金属除了具有低电阻的特性外，更具有良好的抗电子迁移性和良好的抗应力性，除了可以提高元器件的操作速率之外，同时可以提成元器件的可靠度。另一方面，层间介电层必须选择低介电常数(low k)的材料以取代原有的二氧化硅，以降低金属内连线间的耦合电容。二氧化硅的介电常数约为3.9，因此必须选取介电常数小于3.9的介电层作为层间介电层，方可达到降低金属内连线的电阻-电容迟滞效应的效果，例如氟掺杂的二氧化硅、有机旋涂玻璃(HSQ)等等。

传统的使用低介电常数材料制作半导体互连结构的方法如图1A至1F所示。

如图1A所示，提供一前端器件层101，前端器件层101可以是单晶硅、砷化镓或锗等，其上可以有一个或多个元器件。在前端器件层101上形成刻蚀阻挡层102，材料可以选择为氮化硅、氮碳化硅、碳化硅等，形成方式可以是化学气相沉积(CVD)或物理气相沉积(PVD)等。在阻挡层102上形成低k介电层103，材料可以选择为氟掺杂的二氧化硅等，形成方式可以采用化学气相沉积或物理气相沉积等。接着，在低k介电层103上面形成一层氧化层104，材料可以是二氧化硅。接着在氧化层104上形成第一底部抗反射层(BARC)105，材料可以选择为氮氧化硅，形成方式可以是化学气相沉积或物理气相沉积等。然后，在第一底部抗反射层105上面涂敷第一光刻胶层106。

如图1B所示，采用曝光显影等手段，形成具有图案的第一光刻胶层106’。以具有图案的第一光刻胶层106’为掩膜，依次刻蚀第一底部抗反射层105、氧化层104、低k介电层103、刻蚀阻挡层102，形成孔107。

如图1C所示，采用灰化工艺去除第一光刻胶层106’以及第一底部抗反射层105。在整个结构表面形成第二底部抗反射层108，材料可以选择为氮氧化硅，形成方式可以是化学气相沉积或物理气相沉积等。在第二底部抗反射层108上涂敷一层光刻胶109。

如图1D所示，采用曝光显影等手段，形成具有图案的第二光刻胶层109’。以具有图案的第二光刻胶层109’为掩膜，依次刻蚀第二底部抗反射层108、氧化层104、部分低k介电层103以及刻蚀阻挡层102，形成通孔110。

如图1E所示，采用灰化方式去除第二光刻胶层109’和第二底部抗反射层108。

如图1F所示，采用电镀的方式或溅射方式，在通孔中110填充金属层，并采用CMP工艺，使金属层的顶部与氧化层104的顶部平齐，形成金属层111，材料选择为铜。

低介电常数材料往往比传统工艺中所用的介电层坚固性低，并且可能在晶片处理期间受到损伤，例如在进行刻蚀工艺以及灰化工艺过程中容易受到损伤。此外，某些低介电常数材料通常在受损时是高度反应性的，尤其是在图案化之后，从而允许低介电常数材料吸附水汽和/或与其他蒸汽和/或可能改变介电层的电属性的工艺污染物反应。结果，原本具有低介电常数的低k介电层受到损伤，导致其介电常数增大并且其最初具有的优势丢失。目前，从具有低k介电层的先进半导体器件去除刻蚀后残留物的操作是通过将这些层暴露于干法刻蚀工艺来进行的。具体而言，干法刻蚀采用了基于氧气的化学过程，但是，已经观察到，传统的氧气的等离子体如上述对低k介电层有损伤。

因此，需要一种方法，能够有效地降低在形成互连结构的过程中对低k介电层的损伤，以便提高半导体器件的整体性能，提高良品率。

发明内容