[发明专利]堆叠及对位多个集成电路的方法及系统

说明书

技术领域

本发明涉及集成电路，且特别涉及堆叠及对位多个集成电路的方法及系统。

背景技术

在半导体工艺中，经常需要精确堆叠及结合两个或以上的集成电路芯片或晶片。进行对位及堆叠时必需在具有高度精准度的状况下被施行，以避免损伤该芯片或晶片。如图1所示，在传统使用“凸块对凸块”的结合工艺中，在第一芯片或晶片的一系列凸块或突出部与第二芯片或晶片对应的一系列凸块或突出部进行对位及结合。请参照图1，该传统工艺不具有任何可确保两芯片或晶片进行合适的机械对位的手段，因此需要一具有高度精确的结合工具。图1所示的状况下，显示一高度错位的对位结果。即使少量的对位错误也会对所得的结构的电及机械性质产生不良影响。

因此，目前急需一用来对芯片或晶片提供机械对位的集成电路堆叠及结合的系统及方法，以降低集成电路在进行对位时造成损害的风险。

发明内容

在一较佳实施例中，本发明包含一种堆叠及对位多个集成电路的方法。该方法包含以下步骤：提供一具有至少一漏斗形插槽的第一集成电路，提供一具有至少一突出部的第二集成电路，将该至少一突出部与该至少一漏斗形插槽进行对位，以及将该第一集成电路与该第二集成电路进行结合。

在另一较佳实施例中，本发明包含一种堆叠及对位多个集成电路的系统。该系统包含具有至少一漏斗形插槽的第一集成电路，金属化扩散阻障层配置于该漏斗形插槽的内部，以及一第二集成电路，其中该至少一漏斗形插槽用以承接该第二集成电路的一突出部。

在另一较佳实施例中，本发明包含制造具有一对位及堆叠装置类型的集成电路的方法。该方法包含形成多个蚀刻停止层于一介电材料，该介电材料包含多个金属层，该蚀刻停止层定义出一被蚀刻区域的边界，形成一光致抗蚀剂层于该介电材料的一表面，蚀刻该介电材料至一预定深度以形成一漏斗形插槽，以及形成一金属化扩散阻障层于该漏斗形插槽的内部。

由于插槽具有漏斗形状允许该上芯片或晶片及该下芯片或晶片进行主动对位，符合所需的精确度，因此降低该上及下芯片或晶片及受损的风险以及该堆叠及结合程序的所有成本。

为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并配合所附附图，作详细说明如下。

附图说明

图1是显示公知堆叠及对位集成电路的方法。

图2是一透视图，显示一根据本发明原则所述的对位及堆叠集成电路系统。

图3是一侧视剖面图，显示图2所述的系统在进行两个集成电路的堆叠及结合的配置。

图4A-图4D是绘示制造本发明所述的具有一对位插槽的集成电路的方法，其各种中间步骤。

图5A-图5C为一系列的侧视剖面图，显示本发明一实施例的操作。

图6是一侧视剖面图，显示本发明另一实施例的操作。

图7是一侧视剖面图，显示本发明一实施例所述的具有一强化金属条状阵列的对位插槽。

图8是一侧视剖面图，显示本发明又一实施例的操作。

并且，上述附图中的附图标记说明如下：

12～下芯片或晶片；      14～插槽；

16上表面；              18～上芯片或晶片；

20～凸块或突出部；      22～下表面；

40～介电材料；          42～膜层；

44～金属蚀刻停止层；    46～侧壁沟槽；

48～光致抗蚀剂层；      50～金属化扩散阻障层；

52～底部层；        54～插槽的侧壁；

70～金属条；        80～插槽；

82～焊料球；        M1-M7～金属层；以及

V1-V6～接触栓。

具体实施方式

本发明接下来将会提供许多不同的实施例以实施本发明中不同的特征。各特定实施例中的组成及配置将会在以下作描述以简化本发明。这些为实施例并非用于限定本发明。

首先，请参照图2，显示本发明一实施例。如图2所示，提供一下芯片或晶片12，其具有至少一插槽14配置于一上表面16。该插槽14可以为任何适当的形状，一般来说可具有一圆形开口。该插槽14的侧壁向内延伸至该下芯片或晶片12的本体以形成具有漏斗形状的插槽。此外，配置于该上表面16的插槽14可为任何数量。在一实施例中，图2显示该芯片或晶片12具有十二个插槽。如所绘示的插槽14分布于该下芯片或晶片12的上表面16，本领域普通技术人员将可了解本发明也可以其他公知配置的方式来加以实施，其中插槽14与该下芯片或晶片12的周围对齐，形成于该上表面16的中心区域，或者是其他的变化。