[发明专利]改进的晶体管器件及其制造方法

说明书

技术领域

本发明涉及半导体制造，具体地，涉及制造改进的晶体管器件。

背景技术

集成电路通常采用有源器件，已知的有源器件有诸如场效应晶体管 (FET)的晶体管。FET包括具有由沟道区域分隔开的成对的杂质区域(即， 源结和漏结)的硅基衬底。栅极导体在硅基衬底的沟道区域之上并与沟道区 域介质隔离。这些结可以包括与插设在结之间的沟道区域内存在的掺杂剂类 型相反的掺杂剂。栅极导体可以包括掺杂的半导体材料，诸如多晶硅 (“polysilicon”)。在将掺杂剂注入到相邻的源结和漏结时，栅极导体可 以用作沟道区域的掩模。层间电介质可以设置在集成电路的晶体管上，以隔 离栅极区域和各个结。欧姆接触可以形成为向下穿通层间电介质直到栅极区 域和/或各个结，从而将它们耦接到上面的互连线。

对集成电路的增强的性能、功能及制造经济性的要求已经导致了极大的 集成密度，并使器件缩小到非常小的尺寸。晶体管器件的尺寸缩小限制了操 作裕度(operating margin)，并对该器件的电学特性产生不利的影响。因此， 更多的重点已经放在了通过使用应力工程而不是通过使用尺寸缩小改善该 器件的载流子迁移率来获得更高的晶体管器件操作频率。

通过将机械应力施加到沟道以在沟道中诱导出张应变和/或压应变，可以 改善FET器件的沟道中的载流子迁移率。施加这样的机械应力到沟道可以调 制器件性能，并从而改善FET器件的特性。例如，n型(NFET)器件的沟 道中工艺诱导的张应变可以产生改善的电子迁移率，从而导致更高的饱和电 流。

一种用于在沟道区域中诱导应变的方法将压应变的氮化物膜放置为接 近FET器件的有源区域。另一种用于在p型(PFET)器件的沟道中诱导应 变的方法在沟道区域的相对的侧各向同性地蚀刻硅基衬底中的凹区域，随后 在凹区域中外延生长硅锗(e-SiGe)以形成源极和漏极区域。当在硅上外延 生长时，非弛豫的SiGe层可以具有与硅衬底一致的晶格常数。当弛豫之后 (例如，通过高温工艺)，SiGe的晶格常数接近其本征的晶格常数(大于硅 的晶格常数)。因此，由于晶格常数的这种不匹配引起的物理应力被施加到 了硅基沟道区域。

发明内容

在一个实施例中，制造晶体管器件的方法包括：提供半导体结构，其包 括设置在半导体衬底上方且在成对的电介质间隙壁之间的栅极导体；各向异 性蚀刻半导体衬底在电介质间隙壁的相对的侧的暴露区域，以在衬底中形成 凹区域；氧化衬底在凹区域中的暴露表面，以在暴露表面上形成氧化物；去 除凹区域底部的氧化物，而保留凹区域的侧壁上的氧化物；以及各向同性蚀 刻衬底，使得凹区域底切(undercut)该成对的电介质间隙壁。

在另一个实施例中，晶体管器件包括：栅极导体，在半导体衬底上方且 通过栅极电介质与半导体衬底隔开，并且设置在成对的电介质间隙壁之间， 其中半导体衬底包括在电介质间隙壁的相对的侧的凹区域，该凹区域具有在 电介质间隙壁之下延伸的基本上半圆形的侧壁，并且其中侧壁的上端与栅极 电介质横向分隔；以及以下至少之一：设置在半导体衬底的凹区域中的外延 生长的源极和漏极区域，该源极和漏极区域底切电介质间隙壁，以及设置在 半导体衬底的凹区域中的电介质材料，该电介质材料底切电介质间隙壁。

通过本发明的技术，其他的特征和优点将被认识到。将在这里详细描述 本发明的其他实施例和方面，其被认为是要求保护的发明的一部分。为了更 好的理解本发明的优点和特征，请参考说明书及附图。

附图说明

本发明的主题在总结说明书的权利要求中具体被指出并明确地要求。通 过下面结合附图的详细描述，本发明的前述及其他目标、特征和优点将明显 易懂，在附图中：

图1-8示出制造改进的晶体管器件的方法示例。

参考附图，详细的描述将以示例的方式来解释本发明的优选实施例以及 优点和特征。

具体实施方式