[发明专利]栅极刻蚀的方法

说明书

技术领域

本发明涉及半导体制作技术领域，特别涉及栅极刻蚀的方法。

背景技术

随着超大规模集成电路器件特征尺寸不断缩小、集成度不断提高，对于半导体制造的关键工艺之一，刻蚀的要求也越来越高，栅极的刻蚀尤为关键，其刻蚀质量不仅决定了器件的栅极尺寸，也决定了器件的饱和漏极电流等参数。

为了便于度量刻蚀质量的高低，通常通过测量poly的关键尺寸(CriticalDimensional，CD)分布是否均匀来衡量刻蚀加工质量的优劣。所述的关键尺寸是否均匀，会在很大程度上影响wafer的良率(yield)以及最终加工得到的门电路的工作性能，因此各集成电路制造工艺商都在努力寻找提高CD均匀度的方法。此外，另一种衡量刻蚀加工质量的参数为侧墙角(SidewallAngle，SWA)——在理想情况下(即设计要求)SWA应当为90度，而由于实际刻蚀过程的各种因素的影响，可能导致最终得到的SWA会出现一定程度的偏差。图1所示为经过Poly Etch工序后的wafer表面的剖面结构，其中，所述SWA即为经过Poly Etch工序后残留的poly film与栅氧化物层(Gate Oxide)的夹角。这种SWA的偏差对于最终得到的器件性能将会产生关键性的影响——通过理论计算并结合实际测量统计，SWA每出现2％的误差将会导致最终加工得到的MOS管出现至少5％的饱和漏极电流的偏差。可见，在实际的wafer加工过程中，poly的CD和SWA的均匀程度都是影响刻蚀质量以至于最终电路性能的关键因素。

然而，现有在栅极刻蚀工序中应用的各种自动过程控制(APC)方法，大都只能够提高poly的CD均匀度，而无法对poly的SWA均匀度进行有效的调节和控制，而这对于保证加工质量和最终电路性能无疑会产生不利影响。

现有技术中半导体器件的制作工艺包括：

在半导体衬底上定义有源区(AA)；

在所述AA之间形成浅沟槽隔离区(Shallow Trench Isolation，STI)；

依次沉积栅氧化层、栅层，所述栅氧化层覆盖AA及STI，栅层覆盖栅氧化层；

刻蚀栅层，在AA上形成栅极。

其中，所述形成STI的步骤包括：

在已定义AA的半导体衬底上依次沉积第一氧化层和氮化层；

刻蚀所述第一氧化层、氮化层和部分半导体衬底，以在所述AA之间形成沟槽；

在所述沟槽内沉积第二氧化层，所述第二氧化层覆盖氮化层；

平坦化所述第二氧化层，以暴露所述氮化层，并去除所述氮化层。

根据上述，图2为半导体衬底200上形成沟槽和栅极的结构示意图。沟槽201填充有氧化物，与栅极203下方的栅氧化层202材料相同，通常将所述沟槽201的上表面(即第二氧化物层)到AA上表面间的距离称为凸台高度(Step Height)。

栅极刻蚀一般利用干法刻蚀，刻蚀过程分为第一阶段主刻蚀、第二阶段主刻蚀(ME2)和过刻蚀(OE)。对于确定厚度的栅极薄膜来说，为了在保证栅极刻蚀的深度满足要求的同时还能够得到理想轮廓的栅极根部形状，可以经由理论计算得到第一阶段主刻蚀的时间长度的理论值。其中，所述第一阶段主刻蚀又进一步包括采用干涉测量终点(Interferometric Endpoint，IEP)检测法确定刻蚀终点的过程(通常称为ME1)和一个短时间过刻蚀补偿过程(通常称为ME1 OE)，所述IEP检测法确定在多晶硅栅极材料内刻蚀到所需的深度后终止，接下来，ME1 OE则主要是为了修正多晶硅栅极的根部形状，以使最终得到的栅极根部形状尽量满足设计要求——即SWA为90度。

假设能够得到理想形状的第一阶段主刻蚀时间的理论值为32秒，IEP检测法确定的ME1终止时刻为27秒，为了保证达到32秒的刻蚀时间要求，此时的ME1 OE时长即为5秒——也就是说32秒的第一阶段主刻蚀时间，恰好能够形成垂直的栅极轮廓，如图3中的垂直形状302所示；如果第一阶段主刻蚀时间超过所述的32秒，则会形成底部有缺角(notch)303的轮廓；而如果第一阶段主刻蚀时间不足所述的32秒，则会形成底部有足部(footing)301的轮廓。底部为垂直形状302的栅极轮廓为理想的栅极轮廓，而底部有足部301和缺角303的栅极轮廓，栅极尺寸与设定值不相符，脱离设定值的栅极尺寸会严重影响器件的性能。