[发明专利]半导体集成电路

说明书

技术领域

本发明涉及半导体集成电路，其中所希望的电路通过彼此组合地设置多 个电路单元并且由金属配线层互连这些单元而形成，这些电路单元(例如标 准单元)包括具有栅极电极的晶体管。

背景技术

因为在半导体LSI(大规模集成电路)的小型化上已经取得进步，所以 逻辑电路元件内的延迟(在下文将这样的延迟称为“栅极延迟”)和配线延 迟之间的比率发生了很大的变化。

先前小型化不很先进的LSI，考虑到整个LSI或整个电路模块的信号延 迟，在元件中具有很高的栅极延迟与配线延迟比。因此，在LSI设计的逻辑 合成阶段中整个信号通道的延迟估算中，除非在估算每个栅极延迟上存在错 误，否则延迟总量与预测没有太大偏差。

在近来的半导体工艺中，小型化的进步增加了配线延迟与总信号延迟的 比率。因此，正确地估算配线延迟是重要的。

然而，在逻辑合成阶段中，不知道配线布局的状态，因此不能确定配线 延迟，并且难于估算。因此，难于估算整个信号通道中操作的计时(timing)。

例如，除非可以以一定程度的精度估算直到连接到特定栅极电路的多个 输入的每个的前段的电路部分中的延迟量，否则考虑到相对于栅极电路操作 的每个输入延迟和可承受延迟量(延迟余量)，不能估算计时。在这样各个 栅极电路中的计时估算被加合，并且在整个信号通道对纠正操作进行计时设 计。然而，配线延迟的不确定性将大量的错误引入整个信号通道上的计时估 算中。

因此，由逻辑合成工具估算的通道延迟时间和实际完成的LSI的通道延 迟时间彼此偏离，并且倾向于产生错误操作，即错误逻辑反转。因降低电压 而保证噪声余量上的困难也促使错误逻辑反转频率的增加。

另外，半导体元件的小型化能使更多的逻辑栅极电路结合，使逻辑变得 复杂，并且增加了逻辑错误的频率。

出于这样的原因，在完成设计之前或之后或样品评估时，希望增加来自 客户要求设计的ECO(工程更改通知(Engineering Change Orders)：设计后 对电路更改的要求)。

作为低成本、短时间处理ECO的方法，已知在标准单元布置的未使用 部分中嵌入用于设计后更改的储备单元(reserve cell)的方法(例如，见日 本专利公开No.2006-269900)。

在下文，将储备单元称为“ECO单元”或“ECO填充物”。另外，在下文将 这样的设计方法称为“ECO单元辅助设计”。

发明内容

通常，标准单元的两个垂直方向(所谓的垂直方向和水平方向)上的至 少一个尺寸被标准化为几个类型，例如约三种类型。在所谓的垂直方向上的 尺寸被称为标准单元的“高度”，并且该高度被标准化或统一为约三种类型。 因为单元的尺寸(高度)与垂直于半导体基板方向的结构高度混淆，因此造 成误解，所以单元尺寸在下文不称为“高度”。取而代之，为了方便起见， 该尺寸在下文将称为“共同单元长度”。

尽管在整个LSI中存在标准单元的几种类型的共同单元长度，但是为了 有效地布置单元，从局部来看，相同的共同单元长度用于相同电路块。

因此，制备具有相同共同单元长度的各种类型的标准单元，并且在程序 库中登记。通常，标准单元的内部配线等图案的布置空间在共同单元长度方 向上受限。

另一方面，根据栅极电路的规模，在垂直于标准单元的共同单元长度方 向的方向(所谓的水平方向)上具有各种不同的尺寸。为了方便起见，在垂 直于共同单元长度的方向上的单元尺寸将称为“任意单元长度”。

用于处理ECO的上述储备单元中的用于晶体管形成的元件隔离区域和 杂质扩散层的一部分继承了标准单元的标准规范。

然而，对于上述储备单元的栅极电极层和金属配线层，确定了对ECO 单元的独特规范(标准)。

在ECO单元辅助设计中，在样品评估时不满足客户要求的特征缺陷是 被预期的，或者在实际的样品评估中可以发现特征缺陷。在此情况下，通过 储备单元(ECO单元)进行延迟调整。例如，从相邻ECO单元改变的缓冲 器等插入具有太大延迟量的通道中。从相邻改变且对应于所希望的附加延迟 量的数目的反相器等插入希望被提供更大延迟量的通道中。

另外，ECO单元用于恢复逻辑错误。