[发明专利]制造具有掩埋栅极的半导体器件的方法

说明书

相关申请

本申请要求2009年10月9日提交的韩国专利申请10-2009-0096019的优先权，通过引用将其全部内容并入本文。

技术领域

本发明的示例性实施方案涉及制造半导体器件的方法，并且更具体涉及制造采用掩埋栅极(BG)的半导体器件的方法。

背景技术

随着半导体器件变得小型化，实现各种器件特性和实施适当的工艺已经变得越来越困难。尤其是，在实现40nm以下工艺的技术中，在栅极结构、位线结构和接触结构方面正在遇到物理限制。虽然可以形成具有这种物理尺寸的结构，但是难以获得满意的器件特性，例如电阻特性、刷新特性、低失效性和击穿电压特性。鉴于这种情况，已经开发了在有源区中埋入栅极的掩埋栅极(BG)工艺。掩埋栅极工艺降低寄生电容，增加工艺容限，由此形成小型化的单元晶体管。

图1A～1E是说明制造使用掩埋栅极的半导体器件的常规方法的截面图。图2A～2D是说明在使用掩埋栅极的常规半导体器件中出现的关注的图。

参考图1A，在包括单元区域单元CELL和周边区域PERI的衬底11上依次形成密封层15和绝缘层16，各单元区域具有多个掩埋栅极100。此处，在单元区域中形成的每个掩埋栅极100包括：沟槽12、在沟槽12的表面上形成的单元栅极绝缘层13、和在单元栅极绝缘层13上填充部分沟槽12的单元栅电极14。密封层15覆盖衬底11的外形，同时填充沟槽12的其它部分。

随后，通过选择性地蚀刻在各个单元区域中的绝缘层16和密封层15，形成位线接触孔17以暴露出掩埋栅极100之间的衬底11。然后，在衬底11上沉积塞导电层18以填充位线接触孔17。

随后，通过使用周边开口掩模在塞导电层18上形成第一光刻胶图案19，并且使用第一光刻胶图案19作为蚀刻屏障，依次蚀刻塞导电层18、绝缘层16和密封层15，以由此暴露出各个周边区域中的衬底11。

参考图1B，移除第一光刻胶图案19之后，在衬底11上依次形成周边栅极绝缘层20和周边栅极导电层21。

随后，通过使用单元开口掩模在周边栅极导电层21上形成第二光刻胶图案22。此处，第二光刻胶图案22的线宽W2长于预定周边区域的线宽W1。这用于保护在单元区域和周边区域之间的边界处形成的结构免受由于后续工艺中的未对准所导致的损伤。

参考图1C，通过使用第二光刻胶图案22作为蚀刻屏障依次蚀刻周边栅极导电层21、周边栅极绝缘层20和单元区域中的塞导电层18来形成位线接触塞18A。在形成位线接触塞18A之后，移除第二光刻胶图案22。下文中，蚀刻后的周边栅极导电层21用附图标记‘21A’表示，并称为周边栅极导电层图案21A。

此处，在所述蚀刻工艺之后，单元区域和周边区域之间的台阶高度与形成为具有比周边区域的预定线宽W1更长的线宽W2的第二光刻胶图案22形成在单元区域和周边区域之间的边界处形成的突起A。

参考图1D，实施平坦化工艺以移除蚀刻工艺之后在单元区域和周边区域之间的边界处形成的突起A。可使用化学机械抛光(CMP)工艺实施该平坦化工艺。此后，移除突起A后的周边栅极导电层图案21A用附图标记‘21B’来表示并称为“无突起的周边栅极导电层图案21B”。

参考图1E，在衬底11上依次形成导电层23和硬掩模层24。依次蚀刻在单元区域中的硬掩模层24、导电层23和绝缘层16，以由此形成接触位线接触塞18A的位线26，同时依次蚀刻在周边区域中的硬掩模层24、导电层23、无突起的周边栅极导电层图案21B和周边栅极绝缘层20，以由此形成周边栅极25。此后，蚀刻后的无突起周边栅极导电层图案21B和蚀刻后的周边栅极绝缘层20分别用附图标记‘21C’和‘20A’表示，并分别称为再蚀刻后的无突起周边栅极导电层图案21C和周边栅极绝缘层图案20A。

然而，因为常规技术是在形成塞导电层18之后形成再蚀刻后的无突起周边栅极导电层图案21C，所以需要实施使用周边开口掩模的蚀刻工艺以确保用于形成所述再蚀刻后的无突起周边栅极导电层图案21C的空间、以及实施使用单元开口掩模的蚀刻工艺以形成位线接触塞18A。因此，常规技术相对复杂并且提高了对于在单元区域和周边区域之间的边界处形成突起A的关注。